Performance and Energy Evaluation of a Dynamically Variable Line-Size Cache

我々は, DRAM/ロジック混載LSI向けキャッシュ・アーキテクチャとして、動的可変ラインサイズ・キャッシュ(D-VLSキャッシュ)を提案している.D- VLSキャッシュは, 高オンチップ・メモリバンド巾を活用し, プログラムの特性に応じて動的にラインサイズを変更する.これにより, ヒット率向上に伴うメモリシステムの高性能化, ならびに, ラインサイズに基づいたオンチップDRAMの選択的活性化による低消費エネルギー化を同時に実現する事ができる.本稿では, D-VLSキャッシュを搭載したオンチップ・メモリパス・アーキテクチャに関して, その性能および消費エネルギーを評価する.14個のベンチマーク・プログラムを用いて実験を行った結果, 128バイト固定ラインサイズ従来型キャッシュと比較して, 32バイト, 64バイト, および, 128バイトで変更可能なラインサイズを有するD-VLSキャッシュは, 約20%のメモリシステム性能向上を達成した.また, オンチップDRAMアクセスにおける消費エネルギーを約68%削減できた.We have proposed the \u22dynamically variable line-size cache (D-VLS cache)\u22as a novel on-chip cache architecture for merged DRAM/logic LSIs. The D-VLS cache can make good use of the high on-chip memory bandwidth, and optimizes its cache-line size at run time according to memory-reference characteristics of programs. For an on-chip memory-path architecture having the D-VLS cache, the memory-system performance will be improved due to high cache-hit rate. In addition, the energy consumption for accessing to the on-chip main memory (DRAM) will also be reduced by activating only the on-chip DRAM subarray corresponding to the cache line to be replaced. This paper evaluates the performance/energy efficiency of an on-chip memory-path architecture with the D-VLS cache. In our simulation, it is observed that the performance improvement achieved by employing a D-VLS cache ia about 20% while it reduces the energy consumption for accessing to the on-chip DRAM by 68%, compared to an on-chip memory-path architecture with a conventional cache having fixed line size