The Optimization Technique for Cache Memory Considering Wire Delay

近年の計算機では，CPU の高速化に対して主記憶アクセスの高速化が追いついていないため，高速・小容量のキャッシュメモリを設けることによってボトルネックを緩和している。一方，プロセスの微細化に伴い，配線遅延の影響が大きくなりつつある。配線遅延は，キャッシュメモリのアクセスレイテンシ増大にもつながる。とりわけ，キャッシュメモリは微細化に伴い大容量化していくため，チップ上に占める物理的面積も増加し，配線遅延の影響をより受けやすくなる。そこで本論文では，アーキテクチャ的観点から，配線遅延の影響を緩和できるキャッシュメモリの高速化手法を提案する。提案手法は，アクセスするラインまでの物理的距離が短くなるようなライン配置アルゴリズムを考え，アクセス時に配線遅延によるレイテンシを最小限に抑えることによって高速化を図っている。実験の結果，SPECint95 で最高1.66倍の高速化を達成した。卒業論