Dynamic Optimization for High-Performance / Low-Leakage Caches based on Sleep-Miss Density

Symposium on Advanced Computing Systems and Infrastructures 2006 (SACSIS 2006) : May 22-24, 2006 : Osaka, JAPAN本稿では，低リーク･キャッシュにおける性能低下の抑制を目的とした常活性ライン方式を提案する．また，定量的な評価を行いその有効性を明らかにする．現在，大量のトランジスタで構成されるキャッシュ･メモリのリーク消費エネルギーが深刻な問題となっている．その解決策として，各キャッシュ･ラインを待機状態(MT-CMOS やDVS 技術の応用)で動作させる様々な手法がこれまでに提案された．しかしながら，これらの手法は待機状態ラインへの参照に伴いプロセッサ性能が低下するといった欠点がある．本稿で提案する常活性ライン方式では，アクセスが集中する待機状態ラインを動的に検出し，これらを常に活性状態で動作させる事により性能の低下を回避する．組込み用プロセッサを前提として，従来の低リーク・キャッシュであるCache decay方式と比較した結果，同程度の消費エネルギー削減効果維持しつつ，12.8%であった性能低下を3.8%まで改善することができた．A number of techniques to reduce the cache leakage energy have so far been proposed. However, the low-leakage caches affect negatively the processor performance due to the accesses to non-state-preserving sleep-mode lines. In this paper, we analyze the access behavior on a low-leakage cache and show a remarkable observation for the density of sleep-line accesses. Based on this observation, we propose a new cache management technique to alleviate the performance degradation caused by low-leakage caches. In our approach, a small number of cache lines which are frequently accessed in the sleep mode are forced to stay in always-active mode. Although this mode is high leakage, it saves the state. Thus, the performance overhead caused by the leakage optimization can be eliminated