ALU Cascading for Improving Timing Yield

第6回先進的計算基盤システムシンポジウム SACSIS 2008 : 2008年6月11日(水)-6月13日(金) : 茨城As semiconductor technologies are aggressively advanced, the problem of parameter variations is emerging. Parameter variations in transistors affect circuit delay, resulting in serious yield loss. We exploit the statistical characteristics in circuit delay, and are investigating ALU cascading for variation reduction. From the statistical timing analysis in circuit level and the performance evaluation in processor level, this paper tries to unveil how efficiently ALU cascading improves performance yield of processors. We find that innovations are required for managing parameter variations in microarchitecture level.半導体製造プロセスの微細化が進展するにつれ，製造ばらつきの拡大という深刻な問題が顕在化している．それによりトランジスタの特性ばらつきが増大し，タイミング歩留まりの悪化が懸念されている．我々は回路遅延の統計的性質に着目し，演算をカスケーディング実行することで演算器の遅延ばらつきを縮小することを検討している．本稿では，演算器の統計的遅延解析とプロセッサ性能の評価とから，演算カスケーディングのタイミング歩留まり改善に対する効果を調査する．その結果，ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見が得られた