A Gate Sizing Technique for Maximizing Timing Yield of CMOS Circuits

半導体微細加工技術の進歩により，製造ばらつきによるチップの性能歩留り低下が問題となっている．従来から，回路の平均遅延時間を最小にするゲートサイジング手法が用いられていたが，我々は，要求される遅延時間を満たすチップの，チップ総数に対する割合をタイミング歩留りと定義し，タイミング歩留りを最大化するための新たなゲートサイジング手法を提案する．従来手法を用いた場合，ゲートサイズは常に一定の倍率で大きくなっていくのに対し，提案手法を用いた場合，ターゲット遅延時間・最終段の負荷容量によって，前段に対するゲートサイズの倍率が各段で異なることを確認した．さらに，タイミング歩留りの向上においても有効であることを確認した．With the shrinking of transistors, yield degradation caused by process variations become a serious problem. The gate sizing technique for minimizing the average delay time of the circuits was used so far. The ratio to the total number of the chips of the chips that fill the demanded delay time is defined as the timing yield, and we propose a new gate sizing technique to maximize the timing yield. We confirmed that when using conventional technique, the gate size is enlarged always by a constant magnification, while when using proposed technique, magnification is different depending on the load capacitance and target delay time. In addition, it was confirmed that it was effective in the improvement of the timing yield