Bit Error Rate Detection in High Energy Physics Experiments implemented on an FPGA

Die Front-End Elektronik, welche für das Auslesen der Sensoren des Compact Muon Solenoid (CMS) Hadron Calorimeter (HCAL) eingesetzt wird, wird durch ein Back-End-System ferngesteuert. Da die Sensoren einer hohen Strahlung und einem starken magnetischen Feld ausgesetzt sind, erfolgt die Kommunikation der beiden Systeme (Front-und Back-End) über einen Lichtwellenleiter mit einer Bandbreite von 4,8 Gb/s in beide Richtungen. Um einen kontinuierlichen Betrieb zu gewährleisten und die Diagnose von eventuellen Problemen zu ermöglichen, ist eine zuverlässige Kommunikation unerlässlich. Die Erkennung von Kommunikationsfehler ist zwingend für die Steuerung des Systems erforderlich. Die vorliegende Arbeit befasst sich mit dem Design und der Implementierung einer Bitfehlerraten-Erkennung (BER) auf dem Field Programmable Gate Array (FPGA) des next generation-Front-End-Controllers (ngFEC). Die Bitfehlerrate gilt als einer der grundlegenden Messverfahren bei der Leistungsermittlung von digitalen Kommunikationssystemen. Der Bitfehlerratentest (BERT) besteht aus zwei Komponenten, dem Mustergenerator sowie dem Modul zur Erfassung von Fehlern. Die Leistung der BER-Technik in der Kommunikation zwischen dem Front-End und Back-End-System wird unter Verwendung eines generischen Zufallszahlengenerators (N-Bit PRBS) ermittelt. Das Fehlererkennungsmodul das in der VHDL-Programmiersprache implementiert wurde, kommt für die Fehlerauswertung auf dem Kintex-7 FPGA zum Einsatz. Als Entwicklungsumgebung wird das Xilinx ISE-Tool eingesetzt, dieses wurde für die Implementierung des BERT Designs sowie dem darstellen der funktionalen und statische timing Simulation der VHDL-Modellen verwendet. Die Ergebnisse der BER Messungen werden über eigenständige Skripte die auf einem Server ausgeführt werden erfasst.Der BERT wurde in verschieden Prüfständen sowie in einem Bestrahlungstest in der CHARM-Facility verwendet. In dieser Arbeit wird auf die Ergebnisse die erzielt wurden eingegangen.The front-end readout electronics of the Compact Muon Solenoid (CMS) Hadron Calorimeter (HCAL) detector is controlled remotely by a back-end control system due to high radiation and a strong magnetic field. The transmission of the digital communication between back-end and front-end is established over a 4.8 Gbps fiber optic channel. In order to ensure continuous operation and to enable diagnosis of possible problems, the communication is required to be reliable, thus detection of errors is crucial for the control system. To this end, the present thesis deals with the design and the implementation of a Bit Error Rate (BER) detection on the field programmable gate array (FPGA) of the next generation Front End Control (ngFEC) module. BER is well know as one of the basic measures of the performance of any digital communication system [1]. The Bit Error Rate Test (BERT) scheme used in this thesis consists of two modules: a pattern generator and an error detection module. The performance of the BER technique in the communication between the front-end readout and the back-end control system is evaluated using a generic N-bit PRBS generator and an error detection module implementation in the VHDL programming language on the Kintex R -7 (XC7K420T) FPGA. The Xilinx ISE tool (software) is used to develop the implementation of the BERT and provides the functional and timing simulation of the VHDL models. The BER count measurements are done via scripts built on a server. The BERT is employed in various test stands and at the CHARM irradiation beam test. The results are presented and discussed in the present thesis. i