Algorithms and hardware architectures for reference frame compression in digital video encoders

Current video coding systems require a growing external memory bandwidth to encode a single video frame. This is happening because there is a large increase in the digital videos resolutions, as well as the new coding tools used by encoders. Among the main modules of the current video encoders, the module that performs more memory accesses is the Motion Estimation (ME). The ME requires a large memory bandwidth, which is mostly used for read and write the reference frames in the memory. This operation generates high energy consumption, since memory accesses are one of the main power demanding elements in current digital systems. This problem becomes more evident when battery-powered devices are considered. In this sense, this dissertation proposes algorithmic and architectural solutions for the reference frames compression before they are sent to memory. In this sense, this dissertation proposes algorithmic and architectural solutions for the reference frame compression before they are sent to memory. Thus, reducing the memory accesses and the memory bandwidth for the ME process. In this work, three solutions were developed: DRFC (Differential Reference Frame Coder), DRFVLC (Differential Reference Frame Variable-Length Coder), and the DDRFVLC (Double Differential Reference Frame Variable-Length Coder). All of these solutions follow the same operating flow, differential coding followed by entropy coding. The difference between them is the amount of differential coding used and the entropy coding. The solutions developed achieve high compression rates and high memory bandwidth reduction. These solutions achieve a compression ratio from 50% to 70%, outperforming any lossless reference frame compressor available in the current literature. The hardware architectures for the three algorithms, including the encoder and decoder modules, have been developed. These architectures were described in VHDL and synthesized for ASIC standard cells. The synthesis was done for technologies, 65nm and 180nm, and two operating frequencies, 62.5MHz and 250MHz. The architectures syntheses results shown that DDRFVLC is the most efficient solution, with a power dissipation of 1.13mW to encode HD 1080p videos, and 3.25mW to UHD 4K videos, which is a negligible overhead, since this solution reaches energy savings of 90.36mJ (65.14%) from the external memory access.Sem bolsaOs sistemas de codificação de vídeo atuais vêm exigindo uma largura de banda com a memória cada vez maior para codificar um único quadro do vídeo. Isso acontece principalmente devido ao grande aumento nas resoluções dos vídeos digitais, bem como às novas ferramentas de codificação utilizadas pelos codificadores. Entre os principais módulos dos codificadores de vídeo atuais, o módulo que mais acessa a memória é a Estimação de Movimento (ME). A ME exige uma grande largura de banda de memória, a qual é utilizada para ler e escrever os quadros de referência na memória. Esse processo acaba gerando um elevado consumo de energia, uma vez que os acessos à memória externa são as operações que exigem mais potência nos sistemas digitais atuais. Esse problema torna-se mais evidente quando dispositivos alimentados por bateria são considerados. Nesse sentido, este trabalho propõe soluções algorítmicas e arquiteturais para a compressão de quadros de referência antes de serem enviados à memória, desta forma, reduzindo os acessos à memória e a largura de banda de memória necessária durante o processo de ME. Neste trabalho foram desenvolvidas três soluções: o DRFC (Differential Reference Frame Coder), o DRFVLC (Differential Reference Frame Variable-Length Coder) e o DDRFVLC (Double Differential Reference Frame Variable-Length Coder). Todas essas soluções apresentam o mesmo fluxo de funcionamento, aplicando uma codificação diferencial sobre as amostras originais, seguida de codificação de entropia. A principal diferença entre elas está na quantidade de codificações diferenciais utilizadas e na abordagem utilizada para a codificação de entropia. As soluções desenvolvidas atingem altas taxas de compressão e consequentemente, de redução de largura de banda de memória. Essas soluções atingem uma taxa de compressão de 50% a 70%, sendo essa a maior taxa de compressão entre todos trabalhos estado da arte encontrados na literatura. Arquiteturas de hardware para os três algoritmos, incluindo os módulos codificador e decodificador, também foram desenvolvidas. As arquiteturas foram descritas em VHDL e sintetizadas para ASIC em standard cells. A síntese foi gerada para duas tecnologias, 180nm e 65nm, e para duas frequências de operação, 62,5MHz e 250MHz. Os resultados de síntese das arquiteturas mostraram que o DDRFVLC é a solução mais eficiente, dissipando uma potência de 1,13mW na codificação de vídeos HD 1080p e 3,25mW para vídeos UHD 4K. Este overhead é insignificante, uma vez que essa solução atinge uma redução de consumo de energia de 90,36mJ (65,14%) a partir da redução dos acessos à memória externa