LPDDR5의 외장 자가 테스트를 위한 고속 송신기의 설계

학위논문(석사) -- 서울대학교대학원 : 공과대학 전기·정보공학부, 2022.2. 정덕균.To overcome the speed gap between Automatic Test Equipment (ATE) and memory, the concept of Built-out Self-test (BOST) was introduced. This thesis presents the design of a transmitter for BOST of LPDDR5. It transmits high-speed DQS and WCK to DRAM while receiving low-speed clocks from ATE. Since they don’t always have clock-toggle, a digital block generates some data patterns. Also, by phase interpolators, phases of the outputs are shifted by desired. The analog part of the transmitter consists of phase interpolators, serializers, and drivers. Phase interpolators and drivers are designed in a current mode to be resistant to supply noise. The divider of the serializer is newly proposed so that the timings of all outputs are the same. In addition, the time it takes to receive enabling signals from ATE and transmit outputs to DRAM is constant. As a result, the transmitter sends DQS and WCK with data patterns to DRAM at the desired timing. The proposed transmitter is fabricated in a 40 nm CMOS process. 1 TX lane consumes 31.4 mW and occupies 0.06 mm2. Measured DQS has a swing of 230 mV and an RMS jitter of 770 fs at 10 Gb/s with 50 Ω termination. And WCK has a swing of 185 mV and an RMS jitter of 894 fs at 10 Gb/s with 40 Ω termination.자동 테스트 장비 (ATE)와 메모리 간의 속도 차이를 극복하기 위해 외장 자가 테스트 (BOST) 개념이 도입되었다. 본 논문은 LPDDR5의 BOST를 위한 송신기 설계를 제시한다. 송신기는 ATE에서 저속 클럭을 받아서 고속 DQS와 WCK를 DRAM에 전송한다. 출력에 항상 클럭 토글만 있는 것은 아니므로 데이터 패턴이 디지털 블록에서 생성된다. 또한 위상 보간기로 출력의 위상을 원하는 대로 움직인다. 송신기의 아날로그 부분은 위상 보간기, 시리얼라이저, 드라이버로 구성된다. 위상 보간기와 드라이버는 공급 노이즈에 견고하도록 전류 모드로 설계되었다. 시리얼라이저의 디바이더가 새롭게 제안되어서 모든 출력의 타이밍이 같다. 또한 ATE에서 활성화 신호를 받아서 DRAM으로 출력을 전송하는데 걸리는 시간도 일정하다. 그 결과 송신기는 데이터 패턴이 있는 DQS와 WCK를 원하는 타이밍에 DRAM으로 전송한다. 제안된 송신기는 40 nm CMOS 공정으로 제작되었다. 송신기의 하나의 레인은 31.4 mW를 소비하고 0.06mm2를 차지한다. 측정된 DQS는 50 Ω 터미네이션일 때 10 Gb/s에서 230 mV의 스윙과 770 fs의 RMS 지터를 가진다. 그리고 WCK는 40 Ω 터미네이션일 때 10 Gb/s에서 185 mV의 스윙과 894 fs의 RMS 지터를 갖는다.ABSTRACT I CONTENTS II LIST OF FIGURES IV LIST OF TABLES VII CHAPTER 1 INTRODUCTION 1 1.1 MOTIVATION 1 1.2 THESIS ORGANIZATION 3 CHAPTER 2 BACKGROUND ON SERIAL LINK 4 2.1 OVERVIEW 4 2.2 BASIS OF MEMORY INTERFACE 7 2.3 BUILDING BLOCKS 9 2.3.1 PHASE INTERPOLATOR 9 2.3.2 SERIALIZER 14 2.3.3 DRIVER 18 CHAPTER 3 DESIGN OF TRANSMITTER FOR BOST 22 3.1 DESIGN CONSIDERATION 22 3.2 OVERALL ARCHITECTURE 24 3.3 CIRCUIT IMPLEMENTATION 26 3.3.1 CLOCK PATH 26 3.3.2 PHASE INTERPOLATOR 29 3.3.3 SERIALIZER 33 3.3.4 DRIVER 41 CHAPTER 4 MEASUREMENTS RESULTS 48 4.1 DIE PHOTOMICROGRAPH 48 4.2 MEASUREMENT SETUP 49 4.3 MEASUREMENT RESULTS 51 4.4 PERFORMANCE SUMMARY 57 CHAPTER 5 CONCLUSION 59 BIBLIOGRAPHY 60 초 록 63석