PAM4-바이너리 브리지 칩용 PAM4 트랜스미터 설계

학위논문(석사) -- 서울대학교대학원 : 공과대학 전기·정보공학부, 2022. 8. 정덕균.고성능 컴퓨팅 시스템, 대용량의 데이터 센터, AI 기술의 발전으로 인해 유선 통신의 대역폭 요구 수준은 기하급수적으로 증가하고 있다. 그러나 I/O 회로의 핀당 대역폭의 향상은 통신 채널의 다양한 한계로 인해 어려움을 겪고 있다. 이는 차세대 DRAM 분야에서도 예외는 아니다. 핀당 데이터 전송 속도를 증가시키는 연구 방향에서는 어느 정도 한계에 봉착하면서 최근에는 High Bandwidth Memory (HBM)와 같이 핀의 개수를 급격히 늘려서 대역폭을 증가시키는 기술도 발전하고 있다. 다른 접근 방식 중 한가지가 다중 레벨 신호 방식이다. 기존의 Non-Return-to-Zero (NRZ) 신호 대신에 다중 레벨 신호 방식을 이용하면 동일한 Nyquist 주파수에서 데이터 속도를 높일 수 있고 이는 DRAM의 차세대 고대역폭 I/O 인터페이스에 좋은 솔루션이 될 수 있으며 현재까지는 4레벨 펄스 진폭 변조 방식 (PAM-4)이 널리 채택되어 있다. 하지만 현재 PAM-4 방식 DRAM이 양산 단계가 아니기 때문에 PAM-4 전용 Memory Tester가 없는 상황이다. 본 논문에서는 차세대 메모리 테스트를 위한 32 Gb/s PAM4 바이너리 브리지에서의 트랜스미터를 제안한다. NRZ 테스터에서 브리지로 전송된 저속 데이터는 고속 PAM4 데이터로 변환되어 메모리로 전달된다. 접지 종단 PAM4 드라이버는 2-탭 피드포워드 이퀄라이저로 출력 전류를 제어하여 0.95의 레벨 불일치 비율 (RLM)을 달성함으로써 단일 종단 출력을 제공한다. 40 nm CMOS 기술로 제작된 브리지 트랜스미터는 0.57 mm2의 활성 영역을 차지하고 102.1 mW의 전력을 소모한다.With the advancement of high-performance computing systems, large-capacity data centers, and AI technologies, the level of bandwidth demand for wired communication is increasing exponentially. However, the improvement of the bandwidth per pin in the I/O circuit compared to the required bandwidth level is difficult due to various limitations of the transmission channel. This is no exception in the next generation of DRAM. While facing limitations from the perspective of research that increases data transmission speed per pin, technologies that increase I/O bandwidth by rapidly increasing the number of pins, such as High Bandwidth Memory (HBM), have also recently developed. One of the other approaches is a multi-level signaling method. Using a multi-level signaling method instead of a conventional Non-Return-to-Zero (NRZ) signal can increase data speed at the same Nyquist frequency, which can be a good solution for the next-generation high-bandwidth I/O interface of DRAM, and so far, a four-level Pulse Amplitude Modulation (PAM-4) has been widely adopted. However, since PAM4 DRAM is not in the mass production stage yet, there is no memory tester dedicated to PAM4 signaling. This paper proposes a transmitter block on a 32 Gb/s PAM4 binary bridge for next-generation memory testing. The low-speed data transmitted from the NRZ tester to the bridge is converted into high-speed PAM4 data through half-rate clock control and transferred to the memory. The ground termination PAM4 driver provides a single-ended output by controlling the output current with a two-tap feed forward equalizer to achieve a Level separation Mismatch Ratio (RLM) of 0.95. Bridge transmitter manufactured with 40 nm CMOS technology occupies an active area of 0.57 mm2 and consumes 102.1 mW of power.ABSTRACT I CONTENTS Ⅲ LIST OF FIGURES Ⅴ LIST OF TABLES Ⅶ CHAPTER 1 INTRODUCTION 1 1.1 MOTIVATION 1 1.2 THESIS ORGANIZATION 4 CHAPTER 2 BACKGROUNDS 5 2.1 OVERVIEW 5 2.2 BASIC OF MULTI LEVEL SIGNALING 7 2.3 NECESSITY OF PAM4-BINARY BRIDGE 11 CHAPTER 3 DESIGN OF PAM4 TRANSMITTER FOR PAM4-BINARY BRIDGE 14 3.1 DESIGN CONSIDERATION 14 3.2 OVERALL ARCHITECTURE 17 3.3 CIRCUIT IMPLEMENTATION 19 3.3.1 CLOCK GENERATOR 19 3.3.2 PARALLEL PRBS GENERATOR 23 3.3.3 DATA ALIGN / GRAY CODE ENDCODER 26 3.3.4 FFE CONTROL/ SERIALIZER 30 3.3.5 PAM4 DRIVER 33 CHAPTER 4 MEASUREMENT RESULTS 38 4.1 CHIP PHOTOMICROGRAPH 38 4.2 MEASUREMENT SETUP 39 4.3 MEASUREMENT RESULTS 40 4.4 PERFORMANCE SUMMARY 42 CHAPTER 5 CONCLUSION 46 BIBLIOGRAPHY 47 초 록 50석