Analysis and code generation for multicore fault tolerant mixed criticality embedded systems

Safety critical embedded systems often require redundant hardware to guarantee correct operation. Typically, in the automotive domain, redundancy is implemented using a pair of cores executing in lockstep to achieve dual modular redundancy. Lockstep execution, however, has been shown in theory to be less efficient than alternative redundancy schemes such as on-demand redundancy, where redundancy is achieved by replicating threads in a multicore system. In this thesis, an analysis and code generation framework is presented which automates the porting of Simulink generated code to a previously implemented multicore architecture supporting ODR with fingerprinting hardware to detect errors.The framework consists of three stages: first a profiling stage where information is collected on execution time, then a mapping and scheduling phase where resources are allocated in a safe manner, and finally the generation of the code itself. A framework has been implemented to allow arbitrary intraprocedural analysis to be defined for a program compiled for the Nios II architecture. An analysis has been implemented using the framework to determine the worst case behaviour of loops. The instruction-accurate worst case execution time (WCET) of each function is then estimated using the standard implicit path enumeration technique. A novel four mode multicore schedulability analysis is presented for mixed criticality fault tolerant systems which improves the quality of service in the presence of faults or execution time overruns. The schedulability analysis is integrated with a design space exploration framework that uses genetic algorithms to determine schedules with better quality of service. Code generation targets a previously designed multicore platform with Nios II processors and fingerprinting based error detection to automate the porting of Simulink generated control algorithms onto the platform. The generated code is verified on a virtual model of the platform implemented with Open Virtual Platform. Future work will include verifying the code on FPGA and calibrate the WCET estimation to reflect non-ideal memory retrieval.Les systèmes intégrées au sécurité critique exigent souvent de matériel redondant pour guarantir l'opération correcte. La redondance est typiquement réalisée en l'industrie automobile avec une paire de coeurs qui exécutent en lockstep pour atteindre la redondance modulaire double (DMR). L'exécution en lockstep, cependent, a été démontrée moins efficace que les méthodes alternatives telles que la redondance en demande (ODR), où la redondance est obtenue en reproduisant des tâches d'execution dans un système multicoeur. Dans cette thèse, un cadre d'analyse et de génération de code est présenté qui automatise le portage du code généré avec Simulink sur un architecture multicoeur. La détéction des fautes ODR est réalisé avec fingerprinting. Le cadre se compose de trois étapes: d'abord une étape de profilage où l'information est recueillie sur le temps d'exécution, alors une étaoe de planification et d'allocation de resources, et enfin la génération du code. Un cadre a été mis en œuvre pour permettre la une définition d'analyse interprocédurale arbitraire pour un programme compilé pour l'architecture Nios II. Une analyse a été mis en œuvre en utilisant le cadre pour déterminer le borne de boucles. Le pire cas de temps d'exéecution est ensuite estimé au précisions des instructions en utilisant la technique l'énumération implicite des chemins (IPET). Une nouvelle analyse d'ordonnancement de quatre modes est présenté pour les systèmes multicœurs à tolérance de fautes de criticité mixte qui améliore la qualité de service en présence de fautes ou de dépassements de limites temporelles. L'analyse d'ordonnancement est intégré à un cadre de l'exploration de l'espace de conception qui utilise des algorithmes génétiques pour déterminer les horaires avec une meilleure qualité de service. La génération de code est réalisé pour une plateforme multicœur déjà conçu avec des processeurs Nios II et détection de fautes pour automatiser le portage d'algorithmes générés avec Simulink au plate-forme. Le code généré est vérifiée sur un modèle virtuel de la plate-forme mise en œuvre avec Open Platform virtuel. Les travaux futurs porteront vérification du code sur FPGA et calibrer l'estimation du WCET pour refléter récupération de la mémoire non-idéal