低功率CMOS雙邊緣觸發正反器的研究與設計

[[abstract]]在 CMOS 超大型積體電路設計中，由於時脈頻率和晶片複雜度的持續增加，降低晶片功率損耗是必要的。時脈網路的功率損耗中，正反器所消耗的功率佔時脈網路功率損耗的絕大部分。因此，透過降低正反器的功率損耗達到降低晶片總功率損耗便顯得非常的重要。 本文提出一種新型低功率損耗 CMOS 雙邊緣觸發正反器電路設計。在 CMOS 超大型積體電路設計中，可以透過功率損耗、傳遞延遲和功率延遲乘積(Power-Delay Product; PDP)等參數來加以分析比較。通常，功率延遲乘積適用於低功率損耗可攜式系統。在本文中，使用 TSMC 180nm的製程技術模擬，並與三篇先前之雙邊緣觸發正反器電路，針對電晶體個數、功率損耗和功率延遲乘積加以分析比較。根據模擬結果顯示，本文所提出之雙邊緣觸發正反器可以顯著地減少功率損耗