低功率低密度同位元查核碼解碼器設計

[[abstract]]本文提出了一個高傳輸速度的低密度同位查核碼解碼器之硬體設計電路，使用矩陣大小為 512×1024、行權重及列權重分別為 3、6 之規則隨機查核矩陣，在硬體架構上分成四個單元，分別為：變數點單元、查核點單元、記憶體單元及配置單元。記憶單元利用了雙路徑暫存器檔案加上暫存器架構而成，並經由適當的規劃大幅降低了暫存器檔案所需要的個數及面積；查核點單元以最小-總和演算法來做為硬體設計原則。 在傳輸速度方面，由於傳統的解碼方式在對一段編碼進行解碼時，變數點單元及查核點單元有一半的時間沒有作用，利用適當的編排讓這一半的空閒的時間來進行解碼，如此可讓傳輸速度提升至原本設計的兩倍，以大幅降低功率。 本設計以台積電 0.18 微米互補式場效電晶體技術合成，在頻率為 50MHz、解碼次數為 8 次時，傳輸速度可達到1.47Gbps，面積為3.6 mm2，功率消耗為 297 mW