Mechanisms Hiding Penalty for Cache Memory to Shared Variables with Synchronization on a Chip-multiprocessor

キャッシュミスペナルティの隠蔽はプロセッサの性能向上にとって重要であり, 多くの研究がなされてきた.一方, TSVMキャッシュはチップマルチプロセッサにおいて, プロセッサコア間の同期通信を共有変数の一貫性制御と同時に実現し, より効率的な並列処理の実現を目指す.TSVMキャッシュは, タスク, および, スレッド間でのエントリの有効利用を考慮し, アドレスではなくタスクIDとスレッドIDからなるタグでラインを指定する.さらに, 外部に特殊なメモリを必要としないように, TSVMキャッシュがキャッシングする同期付き共有変数は同期通信情報をフィールドに持つ構造体として扱われる.よって, TSVMキャッシュは, 従来型キャッシュとは異なり, キャッシュミス時にタグをアドレスに変換してキャッシューメモリ間で構造体を転送する.本論文では, TSVMキャッシュに3つの機構からなるミスペナルティ隠蔽機構の導入を試み, 同期通信の融合とともにさらなる性能向上を図る.それらの機構を持たない場合, 従来型キャッシュに対する速度向上は平均で1.11倍(最大で1.58倍), バス使用率が平均で44%(最大で74%)だったが, 導入機構は速度向上を平均で1.91倍(最大で2.77倍), バス使用率を平均で11%(最大で17%)に改善させた.さらに, 並列度の増加にともなった同期通信オーバヘッドの増加は, 性能に悪影響を与える一方で, プリフェッチの遅れに対する耐性を高めることが定量的に確認された