SIMD型並列処理に適したタイル/ライン両対応キャッシュの提案

三重大学大学院 工学研究科 情報工学専攻 計算機アーキテクチャ研究室近年,データパスの高度化によりプロセッサ自体の演算性能は大きく向上しているにも関わらず,メモリアクセスがボトルネックとなり,本来の性能を引き出せないアプリケーションが少なくない。特に動画像処理などのマルチメディアアプリケーションや行列計算に対して,複数データに同じ演算を行うSIMD拡張命令の高並列演算能力を十分に活かすことは出来ていない。2次元データ処理においては,キャッシュラインサイズを拡大しても,2次元の空間的局所性のおかげで,キャッシュラインコンフリクトを低減出来ないばかりか,キャパシティーミス増大の要因になってしまうからである。このように,従来のキャッシュメモリをそのままの構成で用いるのでは,SIMD演算器の性能を引き出すのは困難である。また行列計算においても,キャッシュラインに行方向のデータの並びが格納されることから,行列の転置や列方向の要素データの並び替えなどが,高速化のボトルネックとなっている。本論文では,このような状況を大幅に改善するタイル/ライン両アクセス対応の新構成のキャッシュメモリを提案している。提案キャッシュメモリは,データアライメント制約の解除機構と,タイルデータ割り当てによる2次元ブロックデータアクセス機構を併せ持つ構成を採っている。このような構成を採ることで,不必要なデータをキャッシュメモリに格納する割合を減らし,キャパシティーミスを低減するのに加え,2次元の局所性を有するデータアクセスにおけるキャッシュラインコンフリクトミスも低減している。この提案キャッシュの性能評価のために,動画像符号化ソフトウェア内に機能シミュレータを組み込み,従来キャッシュと比較して評価を行った。その結果,データ転送に要するサイクル数を約30%低減することが出来た。In recent years, since operation performance of the processor greatly increased due to the various improvements of the data path. Memory access rate frequently becomes bottleneck in high-speed computation. For example, it is not possible to take full highly parallel computing performance of SIMD operation at matrix calculation and multimedia application such as video encoding. In the two-dimensional data access, the more cache line size increases, the more cache line conflict miss and capacity miss increase. Therefore it is difficult to bring out the computing performance of SIMD operation by using just a conventional cache memory. In addition, transpose of the matrix and rearrangement the raster data in the column direction becomes bottleneck to accelerate a matrix calculation. Because the conventional cache stores data of the raster format in the cache line. In this paper, we propose a new cache memory with both tile/line unit accessibility. Proposed cache memory is compatible with non-aligned data access and two-dimensional data access. It is possible to reduce the proportion that stores unnecessary data in the cache memory. Therefore, proposed cache memory reduce the cache capacity miss and cache line conflict miss to the two-dimensional data access. For performance evaluation) we have added functional simulator of the proposed cache memory to software video encoder and evaluated its performance in the motion estimation. As a result, data loading cycle decreased compared with normal cache