Opérateurs itératifs de multiplication-addition modulaire pour FPGA.

fre) Cet article présente tout d'abord diverses améliorations d'un algorithme itératif de multiplication modulaire proposé en 1997 par Jeong et Burleson. Une simple modification de la récurrence permet l'implantation d'une multiplication-addition modulaire. Nous montrons ensuite comment réduire d'un facteur deux la taille du circuit lorsque l'opérateur offre le choix du modulo parmi un ensemble $m_1, m_2,\ldots, m_q$. Nous proposons un nouvel algorithme facilitant la réalisation de l'exponentiation modulaire et présentons quelques résultats de synthèse pour des circuits FPGA de la famille Virtex de Xilinx. Pour des nombres de $16$ bits, les opérateurs développés permettent par exemple d'effectuer 6 millions d'opérations à la seconde en utilisant uniquement 17 tranches. Ces différents opérateurs nécessitent toutefois de petites tables dépendant du modulo $m$ choisi au moment de l'écriture du code VHDL. Afin de remédier à cet inconvénient, nous proposons une méthode récursive du calcul des tables s'effectuant parallèlement aux premières itérations de la multiplication modulaire