Implementación en FPGA de redes sensibles a la temporización (TSN) para comunicaciones de altas prestaciones

Este artículo presenta el trabajo que se está realizando para obtener una implementación de redes sensibles a la temporización (TSN) en FPGA de altas prestaciones y alto ancho de banda. Partiendo de una implementación de TSN a 1Gb/s, diseñada para un bajo consumo de recursos lógicos, se busca desarrollar una implementación capaz de ofrecer velocidades de 10Gb/s, en adelante. Para ello se han realizado optimizaciones y adaptaciones de los diferentes módulos que componen un nodo TSN. El trabajo realizado se centra principalmente en: segmentación de cauce de paquetes y reducción de ciclos de reloj, adaptaciones para mayor ancho de palabra en el bus de datos, utilización de mayores frecuencias de reloj, y personalización de los módulos según aplicación y recursos lógicos disponibles. Finalmente, se presentan los resultados, prestaciones y consumo de recursos, de las implementaciones desarrolladas. Este desarrollo ilustra el impacto que tienen los distintos componentes en las prestaciones y los recursos consumidos del sistema TSN.Este trabajo ha sido financiado gracias al Programa de Garantía Juvenil y al proyecto Amiga-7 Project bajo la referencia RTI2018-096228-B-C3