Intégration des Processus d’Apprentissage Profond sur des Plateformes Hétérogènes Embarquées GPU/FPGA

Le déploiement d’algorithmes tel que l’inférence de réseaux de neurones convolutifs, impose des temps d’exécution courts et une consommation électrique maîtrisée sur des systèmes embarqués disposant de ressources de calculs limitées. De nouvelles électroniques spécifiques composées de différentes architectures matérielles ont émergé pour répondre à ce type de demande. Ce type d’architecture hétérogène impose de nouveaux défis notamment au niveau de l’interaction entre les différentes composantes. Il est alors nécessaire de passer par une étape de co-design matérielle/logicielle décrivant au mieux la plateforme électronique afin d’atteindre un optimum en termes de consommation, latence et vitesse d’exécution.Pour éviter une conception agnostique du matériel, la littérature de l’état de l’art incorpore des modèles en profilant la performance. Celle-ci, dans l’intention d’aider avec la sélection des partitions sur chaque accélérateur. En suite, des techniques d’optimisation mathématique profitent de ces résultats pour améliorer encore la distribution des tâches de travail spécifiquement adaptées à la plateforme. Cette thèse cible d’assister le développeur en étudiant le modelage, partitionnement et optimisation pour les plateformes embarquées hétérogènes dans le contexte des modèles de calcul des CNNs. Le cadre de ce manuscrit couvre principalement des topologies en couplant des accélérateurs GPU et FPGA dans des systèmes hybrides. En se concentrant de cette manière, sur les opportunités et limitations de l’intégration d’architecturelle : logique programmable customisable et SIMD.Deep Learning (DL) algorithm deployment on edge devices, such as Convolutional Neural Network (CNN) inference, has established a high computing demand on devices with limited resources, requiring low execution time and reduced energy consumption. To meet the requirements with such constraints, hardware systems have adopted unconventional processors co-located on the same platform. This architectural heterogeneity introduces many challenges in how these processors interact. A well defined software-hardware co-design environment must be carefully built to ensure a high-performance solution. For this purpose, heterogeneous hardware-awareness must be integrated in the designworkflow.To avoid hardware-agnostic low performance programming, state-of-the-art literature incorporates performance profiling models to aid with partition selection on each accelerator. Subsequently, mathematical optimization techniques benefit from these models to improve workload distribution, specifically tailored for the platform.This thesis aims to assist the designer by studying the modeling, partitioning and optimization of embedded heterogeneous platforms in the context of CNN computation models. The scope of this dissertation mainly covers the coupling topologies between Graphics Processing Unit (GPU) and Field Programmable Gate Array (FPGA) accelerators in hybrid systems. The opportunities and limitations of hybrid programmable logic and Single-Instruction Multiple-Data (SIMD) architectures are analyzed and discussed