Modellierung von Prüfsystemen und Schutzelementen zur Kompaktsimulation von elektrostatischen Entladungen an integrierten Schaltungen

Elektrostatische Entladungen (ESD, Electro Static Discharge) sind eine der Hauptausfallursachen von integrierten Schaltungen. Integrierte ESD Schutzstrukturen reduzieren dieses Risiko. Fehlerhafte Entwürfe führen aber zu Verzögerungen bei der Produkteinführung und zu erhöhten Kosten. Alleine der Maskensatz eines 90 nm CMOS Produktes kostet über eine Million Euro. Die Kompaktsimulation mit Ersatzschaltbildern für die Belastung ebenso wie für die integrierte Schaltung einschließlich der ESD-Schutzstruktur steigert die Entwurfssicherheit und spart somit Zeit und Kosten. Voraussetzung dafür ist die Entwicklung von geeigneten Modellen für Schutzstrukturen und Prüfsysteme sowie von Methoden zur Extraktion der für ESD relevanten Parameter. Für die beiden wichtigsten Belastungsmodelle "Human Body Model" (HBM) und "Charged Device Model" (CDM) werden entsprechende Simulationmodelle und deren Grenzen diskutiert. Im Hinblick auf das CDM wird ein neues Modell entwickelt, das auch testerspezifische Effekte berücksichtigt. Darüber hinaus werden auch die Prüfsysteme zur Parameterextraktion, die im Zusammenhang mit der Simulation von ESD-Vorgängen Anwendung finden untersucht. Neben der statischen Messung mit Gleichspannungen und -strömen werden vor allem die Methoden des Transmission Line Pulsing (TLP) und des Very Fast Transmission Line Pulsing (VFTLP) erörtert und entsprechende Kompaktmodelle entwickelt. Zur Modellierung von ESD-Schutzelementen, müssen zunächst die thermischen Aspekte während einer Belastung durch ESD diskutiert werden. Dazu wird ein Verfahren erläutert, mit dessen Hilfe eine elektrothermische Simulation eines im Lawinendurchbruch betriebenen pn-Überganges im ESD relevanten Zeit- und Strombereich ermöglicht wird. Da die elektrothermische Simulation vor allem im Hinblick auf komplexere Schaltkreise jedoch auf ihre numerische Grenze stößt (Konvergenz), wird auch ein alternativer Ansatz vorgeschlagen, der eine Abschätzung des transienten Verhaltens bei maximal möglicher Aufheizung des Bauelementes zulässt. Im Hinblick auf die Kompaktmodellierung von ESD-Schutztransistoren konnte durch genauere Modellierung verschiedener Effekte im Hochstrombereich eine wesentlich bessere Übereinstimmung zwischen Simulation und Messung erreicht werden. Darüber hinaus wird mit Hilfe eines neuen Verfahrens zur Extraktion der Transitzeit das Einschaltverhalten analysiert und so auch die Simulationsgenauigkeit erhöht. Die Berücksichtigung von MOS-Effekten und eines extrinsischen Basis/Emitter-Durchbruchs erlaubt es, das entwickelte Transistormodell universell einzusetzen. Mit Hilfe von TLP-Messungen wird die Anwendbarkeit des Kompaktmodells für Hochvolt-Transistoren mit komplexem, sowohl lateralem als auch vertikalem Strukturaufbau untersucht. Die gewonnenen Erkenntnisse fließen in den Entwurf eines neuen, patentierten Schutztransistors ein. Die entwickelten Modelle und Methoden zur Extraktion der Parameter bilden die Grundlage für Kompaktsimulationen, welche die Entwurfssicherheit des ESD Schutzes von integrierten Schaltungen wesentlich verbessern und ihn im Hinblick auf die für die Schutzwirkung benötigte Fläche optimieren