Sistema de teste de algoritmos de recuperação de relógio em redes ATM: uso de componentes do tipo EPLD da Altera

O documento apresenta a descrição de um Sistema desenvolvido para efectuar o teste de Algoritmos de Recuperação de Relógio de Serviços de Débito Binário Constante, em Redes ATM. O Hardware desenvolvido foi essencialmente suportado por dispositivos lógicos programáveis do tipo EPLD (Família 7000) do fabricante Altera. O sistema apresentado constitui um exemplo prático de aplicação destes componentes no desenvolvimento de sistemas constituídos maioritariamente por funções lógicas (e.g. equações booleanas, circuitos sequenciais, máquinas de estado). O sistema de desenvolvimento MAXPLUS II não só permitiu desenhar os blocos funcionais como também simular o seu funcionamento (lógico e temporal). Com efeito, esta ferramenta permite economizar gastos de tempo no test and debugging necessários no desenvolvimento destes sistemas num passado bem recente. A descrição exaustiva do sistema não será feita neste contexto uma vez que o objectivo deste documento é evidenciar as particularidades das ferramentas do sistema e mostrar alguns exemplos de implementação tais como: Máquinas de Estado, Circuitos Combinatórios e Sequenciais (e.g. Contadores, Shift-Registers), Circuitos Aritméticos e Multiplexers. O documento está estruturado em 6 secções. Nas duas primeiras é efectuado o enquadramento do sistema desenvolvido na área das redes de comunicação de banda larga além da descrição funcional do sistema e suas aplicações. Na secção 3 é feita a introdução aos dispositivos lógicos programáveis usados (EPM7096LC-12) e na secção 4 são apresentados alguns exemplos de funções implementadas. A secção 5 apresenta alguns exemplos do uso da ferramenta de simulação comparando os resultados desta com os verificados experimentalmente. Finalmente são apresentadas algumas conclusões, evidenciando as vantagens do uso deste tipo de componentes