Разработка блока верификации цифровой ячейки памяти полупостоянного запоминающего устройства

В работе рассматриваются методы верификации постоянных запоминающихустройств, свойственные им модели неисправностей, а также структуры встроенной системысамотестирования.Цель работы – разработка блока верификации цифровой ячейки памятиполупостоянного запоминающего устройства.В результате был выбран и модернизирован маршевый алгоритм тестирования Disturbв соответствии с целью работы. Разработана на языке описания аппаратуры Verilogповеденческая модель встроенной системы самотестирования с архитектурой,поддерживающей модернизированный алгоритм