Méthodes probabilistes d'analyse de fiabilité dans la logique combinatoire

Digital circuits used in such domains as automotive, medical, space or nuclear need to satisfy high reliability requirements. In addition, continous downscaling of consumer electronics consisting in increased integration and lower voltage supply, affects system's sensitivity to several phenomena involved in transient and permament faults generation: particle strike, thermal noise, crosstalk, etc. Transient faults in memories and sequential elements have largely dominated the overall soft error rate (SER) of systems, thus, correction and prevention techniques for these devices are well known, and their application is widely spread. Though, it is expected that the contribution of combinational logic elements to the system's SER becomes dominant with CMOS technology downscaling. Hence, there is a need to fulfill the lack of avalaible models and methodologies that take into account the combinational logic's contribution to the reliability loss. Two main approaches exist to assess this issue: 1. Fault Injection tehcniques 2. Analytical models The work presented here is focused on the analytical approach, also knon as probabilistic approach. First, an in-depth analysis of the state of the art is done pointing out the main limitations of probabilistic models. Second, innovative heuristics and approaches are proposed, improving the performance of the state of the art methods. Then, new metrics addressing the slective hardening problem and FMDEA analysis are investigated. Finally, we validate our approaches by comparing the performances of our methods with alternative techniques.Les circuits numériques utilisés dans des domaines aussi variés que le médical, spatial, automobile ou nucléaire ont besoin d'une très forte fiabilité. La réduction progressive de la tension d'alimentation et l'intégration croissante des produits électroniques affecte la sensibilité du système à l'apparition de fautes (permanentes ou transitoires). Les fautes transitoires ont été largement dominants dans le taux total de SER (Soft Error Rate) des mémoires et éléments de séquentiels. Ainsi, les techniques de correction et prévention pour ces éléments sont bien connues. Par contre, la contribution au SER due aux éléments de logique combinatoire est en croissance, et il est prévue qu'elle devient dominante avec la réduction progressive de la taille de la technologie CMOS. Ainsi, il y a un réel besoin de pallier le manque de modèles et méthodologies qui prennent en compte l'effet de la logique combinatoire dans la perte de fiabilité. Deux approches existe pour cette problématique : 1- Techniques d'injection de fautes 2 - Modèles analytiques Le travail présenté dans cette thèse pour sur l'approche analytique, ou approche probabiliste. D'abord, une analyse en profondeur de l'état de l'art est proposé, mettant en évidence les limitations principales de ce type d'approche. Deuxièmement, des nouvelles approches sont proposées, améliorant la performance des approches existants. Des nouvelles métriques concernant l'analyse FMDEA et durcissement séléctif sont aussi proposées. Finalement, les approches sont validées en comparant leur performance avec les principales techniques déjà existantes