Circuito integrado digital para multiplicadores de 16 bits

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2021.Na área de circuitos digitais o uso de processadores e DSPs é largamente utilizado para uma gama de aplicações. Na aplicação de redes neurais convolucionais utiliza- se para os cálculos de computação as unidades MAC e destaca-se o hardware do multiplicador como responsável por um elevado atraso, grande ocupação de área e alto consumo de potência do circuito. Multiplicadores em paralelo possuem menor valor de atraso e melhor performance, e os algoritmos mais conhecidos são de Wallace e Dadda. Diversas modificações desde as primeiras versões estão presentes no estado da arte buscando otimizações nas grandezas mencionadas. Dividi-se a arquitetura nos estágios de pré-computação, compressão e soma final. Na etapa de compressão busca-se novos circuitos para compressores do estado da arte, diminuindo o valor de atraso e propõe-se novos compressores. Destes, analisa-se qual compressor é mais otimizado para determinada árvore de bits gerada pela etapa de produtos parciais. Na soma final investiga-se qual arquitetura é melhor com base na métrica de atraso para o multiplicador proposto, em que realiza a adição de 32 bits. Os circuitos digitais de multiplicadores propostos foram escritos em VHDL e sintetizados nas tecnologias de 180nm e 90nm. Avaliando-se os resultados obtidos em atraso, área e potência com o estado da arte. Compara-se também os valores entre as diferentes tecnologias para verificar a validade dos circuitos propostos. Entre as arquiteturas de comparação de multiplicadores de unidades MAC no uso de redes neurais convolucionais obteve-se uma redução de 30% no caminho crítico do circuito.Abstract: The area of digital circuits and the use of processors and DSPs are largely employed by many applications. For neural convolutional networks application it is used for the computational calculus the MAC - Multiply and Accumulate unity and it is as major part of the hardware the multiplier block as responsible for delar, high area occupation and high power consume of the electronic circuit. Parallel multipliers are known for reduced delay and best performance, and the most common algorithms are Wallace and Dadda. New and modified circuits are presented from the literature since the first versions wih this multipliers searching for better improvements. The multiplier can be divided in multiple stages, the first one is the partial products generation, followed by compression and the final sum as the last one. In the compression stage new circuits are proposed in the state of the art and for this project looking to reduce the delay. From this perspective it is analised wich compressor is best suited for the binary tree generated in the first stage. To the final adder, it is investigated which arquiteture is better considering the metrics of delay for the proposed multiplier, which is adding 32 bits. All the multiplier digital circuits are written in VHDL code and synthetized in 180nm and 90nm technologies. Evaluating the results from this project with the state of the art for delay, area and power. The results from both technologies are also compared and discussed analising the validity of the proposed circuits. From the comparioson of multiplers from MAC units used in neural convolutional networks it is demonstrated a reduction of 30% in the critical path