Projeto inicial de bloco operativo para unidade lógico aritimética ultra low voltage

Seminário de Iniciação Científica e Tecnológica. Universidade Federal de Santa Catarina. Centro Tecnológico. Departamento de Engenharia Elétrica e Eletrônica.Esse trabalho apresenta o início do desenvolvimento da unidade lógico aritimética ultra low voltage através da elaboração do bloco operativo utilizando a família de células lógicas ULV em tecnologia CMOS. O projeto é constituído de três partes, definição do circuito somador, elaboração do bloco somador/subtrator e por fim concepção do sistema 8 bits. A arquitetura escolhida para realização do projeto foi a Nand based por apresentar o menor consumo de energia por operação, no valor de 0,36053[fJ]. O modelo 8 bits alcançou bons resultados, apresentando um consumo de potência média de 2,947[nW] e atraso de 4,6938[µs] operando com tensão de alimentação de 100[mV] e frequência de 32[kHz]