High speed and low power ADC for digitally controlled DC-DC converter

In questo elaborato viene descritta la progettazione di un convertitore analogico digitale specifico per un convertitore switching controllato da un sistema di controllo di tipo digitale, cercando di ottimizzare e di ridurre al minimo il consumo dell’ADC. Nella prima fase è stato analizzato il funzionamento di un convertitore switching, nello specifico uno step down (o Buck Converter). Tale studio ha permesso di dimensionare il sistema di controllo con il quale è stato possibile confrontare il sistema di controllo di tipo analogico con uno digitale. Ciò ha permesso di valutare gli effetti delle non idealità introdotte dall’ADC nella catena di reazione e di definire le caratteristiche principali dell’ADC. Successivamente è stata fatta una ricerca sulla migliore architettura che fosse in grado di offrire il giusto compromesso tra consumi e prestazioni. Dopo una serie di valutazioni e di ricerche in letteratura, è stato scelto di realizzare un ADC di tipo SAR. Nella seconda parte viene descritto il flusso di progetto. Come prima cosa è stato scelto di utilizzare per il SAR un DAC capacitivo che offre vantaggi in termini di efficienza, grazie al principio della ridistribuzione di carica e al consumo statico nullo. Si è scelto di progettare questa tipologia di DAC con delle capacità di tipo MOM (Metal-Oxide-Metal) in quanto molto lineari e per il processo di fabbricazione in questione (BCD8sP di STMicroelectronics) ben caratterizzate dal punto di vista del matching. Per questi sistemi è necessaria una particolare attenzione al parametro DNL (Differential non-linearity, o non linearità differenziale) in quanto se il valore assoluto di tale parametro supera all’unità è possibile avere zone dove la caratteristica dell’ADC non è monotona e questo causa un’inversione di segno nel loop di controllo con conseguente rischio di oscillazioni. La stima preliminare dei parametri statistici INL e DNL su un DAC capacitivo binario puro realizzato con le MOM ha prodotto dei risultati molto migliori rispetto alle specifiche del DNL imposte in partenza. Per questo motivo sono stati considerati dei sistemi e delle strategie utili per ridurre la capacità totale, di conseguenza anche il margine riguardante il DNL statistico, ma anche il consumo. La soluzione finale scelta prevede l’uso di un DAC binario puro con una riduzione di area pari a un quarto rispetto a un DAC classico, grazie all'utilizzo della tecnica dell’half bit driving. Come comparatore è stato scelto di utilizzare un comparatore dinamico, nello specifico uno strong arm, che assicura elevate prestazioni e consumi contenuti. Dopo uno studio e un dimensionamento preliminare è stato scelto di realizzare il comparatore nella variante ad ingressi P-MOS. Bisogna precisare che non si era limitati né dalla velocità né dalla dinamica di ingresso del comparatore. Questa scelta è giustificata dal fatto che per il processo utilizzato i parametri di matching dei MOS di tipo P sono migliori rispetto ai MOS di tipo N quindi, a parità di area si riduce l’offset. La cosa risulta essere migliorativa riguardo il compromesso tra offset e kickback. Il kickback è una problematica nota che affligge i comparatori dinamici, un disturbo legato alle capacità parassite C_gd della coppia differenziale d’ingresso, che per ogni decisione vanno a sbilanciare anche gli ingressi del comparatore, e ciò può causare una non linearità dell’ADC. Anche se l’effetto del kickback di una singola decisione può essere trascurabile bisogna considerare che l’effetto è cumulativo all’interno di un ciclo di conversione. Il comparatore ottenuto è stato caratterizzato in tutte le sue caratteristiche principali, consumi, velocità e rumore equivalente di ingresso. Successivamente è stato progettato il front end, necessario sia per convertire il segnale da single ended a fully differential ma anche per adattare la dinamica del segnale di ingresso a quella dell’ADC. Per tale scopo è stato scelto di progettare un opamp folded cascode a doppio stadio in quanto questi amplificatori hanno una buona dinamica d’ingresso e garantiscono un elevato guadagno, anche con carichi resistivi connessi in uscita. È stato necessario anche progettare un buffer che fornisse una tensione pari a V_REF/2 (o Vcm) necessaria sia per la stabilizzazione del modo comune ma anche per il pilotaggio del DAC durante alcune fasi del campionamento e della conversione. Nella parte conclusiva sono stati analizzati i contributi riguardanti il consumo e il rumore del sistema complessivo. In particolare, gli elementi che contribuiscono maggiormente al consumo dell’ADC risultano essere i due buffer. Come prima possibile soluzione si può pensare di prevedere l’accensione del buffer della Vin solo quando necessario, quindi praticamente solo in concomitanza degli istanti di campionamento. È da considerare e da valutare se il tempo di startup del buffer possa rappresentare un limite a questa soluzione. Un'altra opzione può essere quella di valutare l’uso di amplificatori con stadi di uscita polarizzati in classe AB. Poiché l'applicazione studiata è molto specifica, è stato proposto un algoritmo di controllo che ottimizza la conversione di segnali che variano lentamente. L’algoritmo usa come punto di partenza il dato convertito in precedenza ed esegue inizialmente una ricerca lineare grossolana. Una volta che la ricerca lineare ha rilavato la finestra dove è contenuta la tensione d’ingresso inizia la ricerca binaria all’interno di tale finestra. Per tensioni molto vicine alla conversione precedente l’algoritmo riduce il numero di confronti rispetto all’algoritmo di ricerca classico e di conseguenza anche i consumi e la latenza del dato in uscita. Qualora la tensione d’ingresso fosse molto differente rispetto al valore convertito in precedenza il numero di confronti richiesti potrebbe essere superiore rispetto a quello realmente a disposizione. In questo caso la risoluzione del convertitore non è più garantita ed è necessario eseguire l’algoritmo di ricerca binaria classico per poter riallineare nuovamente l’algoritmo di ricerca adattivo. La finestra di lavoro nella quale è garantita la risoluzione dell’ADC (10 Bit) è stata scelta tenendo in considerazione la massima variazione della tensione d’uscita del Buck e il periodo di campionamento