On-Chip Ultra-Wide Global Interconnect Buses using Wave-Pipeline SERDES

Det har lenge vært en trend med minkende størrelse på prosess teknologi. Men når teknologien blir mindre, øker kompleksiteten og størrelsen på chipene. Klokkefrekvensen har ikke økt med samme tempo. Istedenfor har fokuset vært på multi-kjerne systemer, og parallellisering. Disse to faktorene kombinert har ført til en bottleneck i interconnectene. Denne bottlenecken har lenge blitt løst ved å øke bredden på de parallelle bussene. For chiper med brede parallelle busser, som GPUer, har dette ført til at ledningsstiene på chipen kommer i konflikt med hverandre. Videre fører dette til høyere strømforbruk, og areal brukt på chipen. Denne masteroppgaven prøver å løse disse problemene ved å redusere antallet ledningsstier på chipen. Dette kan gjøres ved bruk av wave-pipeline prinsipper, og serialisering-deserialiseringskretser (SerDes). På grunn av økt størrelse på kretsene ved bruk av SerDes er det forventet at strømforbruket vil gå noe opp. Spørsmålet er hvor mye, og er det akseptabelt for low-power og batteridrevne chiper. En løsning som kan redusere antall ledninger med fem til en blir presentert. I tillegg holder løsningen samme ytelse som en parallell løsning. En enkel strømanalyse, som ikke tok ledningene på bussen med i beregningene, ble gjennomført. Denne strømanalysen viste en økning på 3.95 ganger i strømforbruk. Det er forventet at en reduksjon av ledninger vil gi en reduksjon i strømforbruk for løsningen, sammenlignet med en parallell løsning. I tillegg har løsningen en reduksjon i antall ledninger på omtrent 50%, og en reduksjon i rutelengde på 17.94%