Secure Implementation of a RISC-V AES Accelerator

Teknologi har blitt en viktig del av hverdagen, og det forventes at det er sikkert å bruke det. Sikkerhet er dermed en kritisk faktor i hvert steg under utviklingen. Konfidensiell informasjon blir ofte skjult ved bruk av en kryptografiskalgoritme som kan konvertere data til en uforståelig kryptert form. En dekrypteringsprosedyre kan konvertere den tilbake til sin opprinnelige form når det trengs. Avansert krypteringsstandard (AES) har blitt en av de mest brukte krypteringsalgoritmene siden den ble standardisert av Nasjonalt Institutt for Standard og Teknologi (NIST) i år 2000. AES består av flere enkle operasjoner som kan bli utført i både programvare og i maskinvare. En akselerator implementert i maskinvare er typisk raskere enn å eksekvere instruksene i programvare, men krever spesialdesignede komponenter. Det ble i senere tid oppdaget at maskinvare lekker informasjon gjennom sidekanaler som strømforbruket. Strømforbruket til en krets er sterk korrelert til hvor aktiv kretsen er, som kan føre til tydlige og observerbare karakteristikker. Sidekanalsangrep bruker statistisk analyse til å avdekke hemmlig informasjon fra disse lekkasjene. Det finnes i dag flere tiltak for å beskytte mot slike angrep, hvor de mest typiske tiltakene er terskelimplementeringer og varianter av dem. I denne oppgaven har en AES akselerator, som er beskyttet mot første-ordens sidekanalsangrep, blitt utviklet. Akseleratordesignet er basert på den forventede oppførselen definert i RISC-V scalar-crypto instruksjonssetutvidelsen. Den tilførte verdien blir splittet i to deler, hvor den ene delen er summen av inngangsverdien og en tilfeldig verdi, og den andre delen er den tilfeldige verdien. Dette fører til at en motpart må kombinere informasjon fra begge disse signalene for å avdekke noen brukbare data. Designprosessen ble delt inn i tre deler. Først var fokuset å implementere den ikke-lineære DOM SBoksen, siden den er den største og mest kompliserte komponenten for AES. Denne SBoksen ble så brukt i den komplette akseleratoren som ble utviklet etterpå. Tilslutt ble akseleratoren pakket inn i en modul som kobler den til CV32E40X kjernen gjennom utvidelsesgrensesnittet. Arealet på akseleratoren sammen med innpakningen er 2,6 ganger større enn eksempelimplementasjonen gitt i scalar-crypto instruksjonssetutvidelsen. Gjennomstrømningen av data er også 6 ganger saktere for en ikke optimalisert applikasjon på grunn av pipelinedesignet