Co-Simulación Hardware/Software de SoPCs basados en FPGA usando QEMU y SystemC

El Trabajo de Fin de Máster que aquí se presenta es un proyecto que trata de solventar un problema existente en estos días, como es la falta de herramientas que permitan verificar aceleradores de una forma sencilla, reduciendo los tiempos para la implementación y la verificación de estos aceleradores. Para llevarlo a cabo se realiza la co-simulación de una FPGA que permita una vez construida esta, implementar varios aceleradores. Debido a que la FPGA que se pretende co-simular es la Zynq-7000, que consta de una parte HW y otra SW, se necesita realizar la simulación de cada una de estas partes por separado y posteriormente establecer una comunicación e intercambio de datos entre ambas partes. Esta comunicación es necesaria para que funcionen los aceleradores y el HW tenga así acceso a la memoria. Para simular cada una de estas partes se usan varias herramientas distintas. Una vez construido el entorno de co-simulación se permite incluir varios aceleradores y verificar su funcionamiento. La implementación en este entorno co-simulado es más sencilla consiguiéndose de esta forma reducir los tiempos existentes para implementar aceleradores en una FPGA física