Modellierung von Chip basierten Netzwerken mit gemischter Kritikalität für virtuelle Prototypenentwicklung in Vielkernsystemen

Constant progress in semiconductor fabrication was a reliable force providing higher processing performance with little architectural modification. Reduced feature sizes enabled higher operating frequencies and lower power consumption. However, this free lunch ended, and market expectations forced a major shift from single-processor system towards specialized multi-processor systems. This development posed several challenges, as established approaches to hardware design and implementation were pushed to their limits. The expanding design space of heterogeneous architectures grows far quicker than the engineering productivity. These developments necessitated a transition from traditional register transfer level-based design processes towards electronic system-level design and verification techniques. Which moves the hardware design process to a higher level of abstraction, constructing architectures based on functional and executable high-level models. Combination of these models into complete virtual prototypes enables function validation long before an actual hardware implementation becomes available. While this approach is growing in popularity, it is still faced with substantial ambiguity on how to design high-level models geared for specific use-cases. This dissertation presents a novel approach to design and implement complex many-core virtual prototypes based on a mixed-criticality on-chip network for domains requiring strict functional safety. While design of bus-based virtual platforms is well researched and for the transaction-level even standardized, it is not done for on-chip network interconnects. Distinct design and implementation styles are presented to translate the benefits seen in the SystemC/TLM2.0 standard to network communication. Application of these styles will allow targeted development of fast simulation models to support early software development as well as highly accurate models for architectural exploration. Achieving up to 2000x faster NoC simulation speed for reduced accuracy and 175x for high-accuracy compared to RTL-based simulation. In addition, to maintain the accustomed high simulation performance of available virtual prototypes even for complex many-core architectures, further acceleration techniques are presented. Increasing the number of independent processing cores also increases the overall simulation complexity. Continued use of sequential event-based simulation kernels will prohibit adoption of virtual prototypes for these architectures. Towards this challenge, a parallel simulation model is presented. By leveraging sub-system locality in many-core architectures and inherent characteristics of packed based communication, simulation speedups of 6x with a timing error below 5% compared to sequential simulation are achieved on a common workstation environment. This research was conducted in cooperation with the European Space Agency and all contributions were integrated into the SoCRocket virtual prototyping framework.Fortlaufender Fortschritt in der Fabrikation von integrierten Schaltungen war ein zuverlässiger Garant für gesteigerte Rechenleistung ohne tief greifende Prozessorarchitekturoptimierungen. Verringerte Strukturgrößen erlaubten gesteigerte Betriebsfrequenzen bei gleichzeitig verringertem Stromverbrauch. Jedoch endete dieses sogenannte free lunch, und die herrschenden Erwartungen des Marktes erzwangen den Übergang von sequenziellen Einzelprozessorsystemen zu spezialisierten Mehrprozessorsystemen. Diese Entwicklung ist geprägt von neuen Herausforderungen da die herkömmlichen Herangehensweisen in der Konzeption und Entwicklung von integrierten Schaltungen an ihre Grenzen stoßen. Ein rapide wachsender Designraum und Konzeptionsaufwand kann nicht mehr von der nur langsam wachsenden Entwurfsproduktivität bewältigt werden. Es ist imperative die Entwicklung und Validierung von der klassischen und sehr detaillierten Registerebene auf die Systemebene anzuheben. Hierbei wird die Abstraktion des Hardwareentwicklungsprozesses gesteigert und die Entwicklung basierend auf funktionalen und ausführbaren Modellen durchgeführt. Kombination dieser abstrakten Hardwaremodelle erlaubt den Aufbau von virtuellen Prototypen zur funktionalen Validierung, lange bevor tatsächliche Hardware verfügbar wird. Obwohl dieser Ansatz an Verbreitung gewinnt, bestehet noch große Unschärfe bezüglich der genauen Entwurfstechniken und Methoden um spezielle Anwendungsfälle zu adressieren. Hierzu präsentiert diese Dissertation eine neue Herangehensweise für den Entwurf und Implementierung von komplexen virtuellen Prototypen basierend auf einem on-Chip Netzwerk (engl. NoC) Design zur Ausführung von Applikationen unterschiedlicher Kritikalität. Während der Entwurf von virtuellen Prototypen für bus-basierte Systeme bereits Ziel umfangreicher Forschungs- und Standardisierungsaktivitäten gewesen ist, stehen ein einheitliches Verständnis für on-Chip Netzwerke noch aus. Hierzu werden in dieser Arbeit eindeutige Entwurfs- und Implementierungstechniken definiert um die zugrunde liegenden Vorteile des SystemC/TLM2.0 Standards auf netzwerkbasierte Kommunikationskanäle zu übersetzen. Anwendung dieser Techniken erlaubt zielgerichtete Entwicklung von performanten Simulationsmodellen zur Unterstützung der frühen Softwareentwicklung ebenso wie hochgenaue Modelle für die Exploration des vorliegendem Designraums. Verglichen mit traditionellen Simulationsmodellen auf der Registertransferebene, erreichen diese Modelle eine 2000-fache Beschleunigung bei verringerter Genauigkeit sowie eine 175-fache Beschleunigung bei hoher Genauigkeit. Um die so erreichbare Simulationsgeschwindigkeit auch für hoch komplexe Vielkernsysteme zu erhalten, präsentiert diese Arbeit weitere Techniken um hochparallele Zielarchitekturen effizient auf modernen Workstation-Prozessoren auszuführen. Diese Techniken beschreiben die Erweiterung von klassisch sequenziellen ereignisbasierten Simulatoren zu paralleler Simulation unter Ausnutzung von inhärenter Subsystemlokalität in komplexen Vielkernarchitekturen. Kombiniert mit den präsentierten Techniken zur effizienten Modellierung von netzwerkbasierten Kommunikationskanälen ist es so möglich Simulationen um einen Faktor sechs zu beschleunigen unter Einhaltung einer temporalen Abweichung unter fünf Prozent. Die zugrunde liegende Forschungsaktivität wurde in Kooperation mit der Europäischen Weltraum Agentur durchgeführt und dessen Ergebnisse im Rahmen des SoCRocket-Werkzeugs für virtuelle Prototypen erprobt