Caractérisation de la sensibilité aux interférences mémoire dans les systèmes temps-réels embarqués sur des plateformes multi-coeurs

Interference on the memory system can cause significant slowdowns to applications running in parallel on COTS multi-core processors. They are caused by concurrent accesses to shared hardware resources in the memory system. The magnitude of the delays caused by this phenomenom is difficult to predict, making interference a major obstacle to the adoption of COTS multi-core processors in real-time systems. This thesis is devoted to the characterization of the sensivity of an application to memory interferences based on a characterization of its behavior in isolation. The goal is to determine a priori if an application is sensitive to this problem or not. Using a set microbenchmarks that we have previously introduced, we show that a purely quantitative characterization of memory access behavior characterizes the sensivity to interference in a very imprecise way. In order to allow a more precise characterization of sensivity, we introduce different metrics to quantify quantitative and qualitative aspects of memory use. In order to measure the metrics, we implement a profiler prototype based on dynamic binary instrumentation approaches. In addition to allowing the measurement of qualitative aspects, this tool produces high-resolution profiles that clearly distinguish the different phases in application behaviors. Finally, we use data from our microbenchmarks to train a machine learning algorithm according to several characterizations. Experimental results show significant reductions in error reduction for the prediction of the delay undergone by applications of the MIBench and PARSEC suites.Les interférences du système mémoire peuvent entraîner d’importants ralentissements aux applications s’exécutant en parallèle sur les processeurs multi-coeurs COTS. Elles ont pour origine les accès concurrents aux ressources matérielles partagées du système mémoire. L’ampleur des retards causés par ce phénomène s’avère difficile à prédire, faisant des interférences un obstacle majeur à l’adoption des processeurs multi-cœurs COTS dans les systèmes temps-réels. Cette thèse est consacrée à la caractérisation de la sensibilité d’une application aux interférences mémoires à partir d’une caractérisation de son comportement exécutée seule. Le but étant de pouvoir déterminer à priori si une application est sensible à ce problème ou non. À l’aide d’un ensemble de microbenchmarks que nous avons préalablement introduit, nous montrons qu’une caractérisation purement quantitative du comportement d’accès à la mémoire caractérise la sensibilité aux interférences de façon très imprécise. Afin de permettre une caractérisation plus précise de la sensibilité, nous introduisons différentes métriques permettant de quantifier des aspects quantitatifs de l’utilisation de la mémoire. Afin de mesurer ces métriques, nous implémentons un prototype de profileur reposant sur des approches d’instrumentation binaire dynamique. En plus de permettre la mesure des aspects qualitatifs, cet outil produit des profils haute résolution permettant de distinguer clairement les différentes phases dans les comportements applicatifs. Enfin, nous utilisons les données issues de nos microbenchmarks pour entraîner un algorithme d’apprentissage automatique selon plusieurs caractérisations. Les résultats expérimentaux montrent des réductions significatives de réduction d’erreur pour la prédiction du retard subi par des applications des suites MIBENCH et PARSEC