Nouvelle approche pour lien série en technologie FD-SOI 28 nm CMOS avancée et au-delà

The global internet traffic exceeded the zettabyte marker in 2016. Since then, internet traffic proliferated with a compound annual growth rate of 26%; and is expected to continue its astronomical growth rate. This perpetual growth has significant implications for networking technologies. Researchers anticipated their limits and managed to stay ahead of the curve by innovating and optimizing all data transfer levels. In that context, this work focuses on on-chip data transfer, acknowledging that communication energy efficiency is one of the integrated circuits near future bottlenecks, as the gap between the computation energy and on-die IC energy grows.Evidently, improvements have to be made to the existing links solutions; higher data rates must be reached while considering the energy efficiency and the circuit complexity. Furthermore, with the increasing data rates, signal integrity problems arise due to channel imperfections. Although transistor scaling provided higher density packing of devices and faster transistors, it did not benefit the interconnections performance since it resulted in higher wires density. Wires are more sensitive to their environment than active devices, that is, closer wires are more sensible to crosstalk and longer delay due to the wire's intrinsic delay. Delay is a critical metric for data transmission. In this work, we developed a high data-rate low delay solution for long-range on-chip serial links. The developed solution is complementary to the massively employed existing solutions. We believe it will help solve some of their issues and extend the existing Network on chips architectures lifetime.We start this work by introducing the standard and emerging on-chip interconnect solutions, then discussing their advantages and challenges. The chosen RF interconnects technique is most suitable for our requirements, mainly due to low delay, high available bandwidths, and CMOS process compatibility/friendliness. This approach requires transmitting the data at high frequencies instead of the baseband, that is, up-converting the data signal before transmitting it through the transmission lines. In practice, transmission lines behave differently at baseband and high-frequencies. In particular, both distortion and delay are much lower at high-frequencies. These two properties are essential for our work; low distortion implies that high signal integrity is reached without equalization or error-correcting codes, up to 14 Gbps in the proposed study. At least four times lower than baseband delay, the high-frequency low delay property signifies that long distances across the chip can be crossed in less time.We believe this approach is most beneficial for distances longer than a couple of mm and up to twentieth mm.Bandwidth at higher frequencies (60 GHz in our case) is a valuable commodity. To take full advantage of it, we used duobinary modulation to double the data rate. This spectrum compression relaxes the RF components constraints such as linearity; The chosen modulation simplifies the demodulation where a simple envelope detector is used to recover the data.A 10 Gbps prototype chip was designed and fabricated in the advanced 28 nm FD-SOI technology from STMicroelectronics. In this work, we explained the design process of the transceiver (composed of a transmitter, a receiver, and a 4.6mm channel). The simulation results showed that we reached a higher data rate (at least double) than the state of the art, for a smaller area and a comparable energy efficiency. The post-layout simulation resulted in a BER lower than 10^(-12). The measurement results will be published in future works.We also proposed to use the same approach for interposer channels to connect chiplets with minimal delay. We study its application for a 130 nm BiCMOS technology passive silicon interposer. We connected two 28 nm FD-SOI chiplets at a 7-mm distance and achieved a BER lower than 10^(-12) with a 7 ps/mm delay in simulations.Dans le cadre de l’échange massif de données numériques, la solution du lien série est largement utilisée dans les systèmes électroniques. Dans ce cadre, il existe une course permanente pour accroître le débit de transfert de données. Notamment les efforts portent sur l’amélioration de l’efficacité énergétique du système et l’optimisation des canaux de transmission. Cependant la contrainte physique du canal de transmission est une donnée majeure dans cette approche de transmission de données à haut débit.Les méthodes standard de transmission intra-puces point à point utilisent la bande de base, le délai de transmission dans cette bande se situe autour de 40 ps/mm, acceptable pour des distances courtes inférieures au mm. Or, pour un lien de quelques mm, la solution standard d’utiliser des routeurs n’est plus optimale quant à la consommation et au temps de transfert dus à la propagation du signal en bande de base. En conséquence, un changement de paradigme est nécessaire afin de réduire ce délai.Aujourd’hui, les recherches sont très actives concernant l’intégration monolithique de lien série, ce qui permet d’avoir une excellente base de concepts et de solutions. Dans la littérature, on note ainsi plusieurs solutions, la principale étant la transmission sans-fil intra-puces « wireless on-chip (WiNOC) », où des antennes intra-puces sont utilisées pour transmettre les données. On peut également noter l’utilisation de l’optoélectronique pour transmettre avec un délai minimal. Il en résulte un changement de processus.Dans ce travail, on vise les liens de quelques mm de long, où aucune des solutions précédentes n’est optimale, soit à cause du temps de propagation soit à cause de la complexité de l’implémentation due au changement du procédé. Cette solution est complémentaire aux solutions existantes et nous pensons qu’elle permet de résoudre certains de leurs problèmes et prolonger la durée de vie des architectures réseau sur puces (NoC) existantes.On investigue la transmission en bande millimétrique (à 60 GHz) où la vitesse de propagation du signal est autour de 1,5.10^8 m/s, impliquant un délai minimal (7 ps/mm). Par ailleurs, différentes modulations seront investiguées pour augmenter le débit et exploiter efficacement les bandes passantes disponibles à ces fréquences. On a choisi la modulation duobinaire pour son avantage en termes de compression du spectre, ce qui nous a permis de doubler le débit utilisé pour une même bande passante, ainsi que pour sa simplicité de modulation/démodulation. Dans notre cas, on utilise 5 GHz de bande pour transmettre un signal de 10 Gbps.Cette approche théorique a été modélisée pour ensuite la comparer aux différents systèmes à l’état de l’art ; un débit maximal de 14 Gbps a été atteint avec un taux d’erreur inférieur a 10^(-12) en simulation. Un démonstrateur sur silicium à 10 Gbps a été conçu sur la base de la technologie CMOS avancée 28 nm FD-SOI de STMicroelectronics. Le transmetteur, le récepteur ainsi que des lignes de propagation d’une longueur de 4.6 mm ont été implémentés, les résultats de mesures seront publiées dans de futurs travaux. Les simulations ont montré que nous avons atteint un débit plus élevé (au moins le double) que l’état de l’art, pour une surface plus faible et une efficacité énergétique comparable.Nous avons également proposé d'utiliser la même approche pour les canaux d’interposeurs afin de connecter des chiplets avec un délai minimal. Nous étudions son application pour un interposeur passif en silicium en technologie BiCMOS 130 nm, mais il peut également être utilisé pour les circuits actifs. Nous avons connecté deux puces en technologie 28 nm FD-SOI à une distance de 7 mm et obtenu un taux d’erreur binaire inférieur à 10^(-12) avec une latence de 7 ps / mm en simulation