Conception des réseaux sur puce reconfigurables dynamiquement

This work addresses the issue of communications between processing or storage units within reconfigurable system on chip. Our approach relies on the implementation of reconfiguration mechanisms in Network On Chips (NoC) in order to solve the increasing problem of traffic variability in future RSoC. Thus, the objective is to provide the NoC with self-adaptitvity properties so that it can adapt at run-time to real and variable communication requirements of processing and storage units. This thesis proposes two original and efficient mechanisms of reconfiguration. The first one relies on the concept of dynamically reconfigurable memory buffers that allow for the runtime adaptation of FIFO depths in Network Interfaces according to communication needs. The second one is complementary and controls the TDMA table which is dynamically reconfigurable, it can adapt the number of time slots allocated to different communications according to real bandwidth needs while preserving guaranteed traffic property. This work also consists in developing a new CAD environment, μSpider II, to automize the design flow. This framework is composed of various associated tools that perform exploration, optimization and VHDL code generation, it also provides material for test and performances evaluation. Both approaches have been validated with experiments and implementations on FPGA with different versions of the μSpider II NoC with multiprocessor architectures.Ce travail de thèse porte sur la problématique des communications entre les unités de traitement ou de stockage d’un système reconfigurable sur puce (RSoC). Notre approche repose sur l’intégration de mécanismes de reconfiguration dynamique dans les réseaux sur puce afin de répondre aux difficultés croissante de prédiction a priori du trafic au sein des futurs systèmes sur puce. Ainsi, l’objectif est de conférer au NoC des propriétés d’auto-configuration lui permettant de s’adapter en temps réel, aux besoins réels et variables de chaque unité de traitement en termes de qualité de service et de type de transfert. Cette thèse propose deux approches pour rendre le NoC adaptatif. La première repose sur un concept de mémoires tampons configurables dynamiquement qui permet d’adapter la profondeur des FIFOs dans les interfaces réseau en temps réel et selon les besoins des communications. La seconde approche propose une table TDMA configurable dynamiquement, qui adapte le nombre d’intervalles de temps alloués aux communications selon les besoins tout en conservant la propriété de trafic garanti. Ce travail a également consisté à développer un nouvel environnement de CAO, μSpider II, pour automatiser le flot de conception. Celui-ci est constitué de plusieurs outils qui permettent l’exploration, l’optimisation, la génération de la description matérielle du NoC, et la simulation de son fonctionnement et ses performances. L’ensemble des approches ont été validées avec des expériences et implantations sur FPGA qui intègrent les différents versions du NoC μSpider II au sein d’architectures multiprocesseurs