QC-LDPC-Codes mit hohem Durchsatz für drahtlose Kommunikationssysteme der nächsten Generation

Wireless communication has become an indispensable part of our life and the demand for achieving higher throughput with lower energy consumption is ever growing. The ambitious throughput of 100 Gb/s and beyond is now becoming a modest goal thanks to comprehensive advances in transmission technologies and protocols. One important aspect of these advances is with regard to channel coding methods and the ability to detect and correct errors at the receiver. Computations needed by such methods become generally more complicated as they become more powerful in their performance. This imposes a great challenge for researchers attempting to devise practical methods for encoding and decoding Forward-error Correction (FEC) techniques tailored for high-throughput scenarios. In this work we focus on high-throughput Quasi-Cyclic LDPC (QC-LDPC) codes, as they have been selected as one of the main FEC techniques for the two major next generation wireless technologies, namely Wi-Fi 6 (IEEE 802.11ax) and 5G. Our target is to develop complete encoding and decoding design for these codes in order to reach the throughput of 100 Gb/s with affordable power consumption. Toward this goal, we investigate first the appropriate encoder design for these codes which can be used at such high data-rate with reasonably low power consumption. Then we propose several novel ideas for improving the decoding performance and complexity of QC-LDPC codes. The proposed novel ideas collectively facilitate a decoder able to run at 50 Gb/s with less than 12 pJ/b energy consumption for a Latin squares QC-LDPC code. All the proposed methods are practical and implementable and their effectiveness are showcased by either Field Programmable Gate Array (FPGA) or Application-Specific Integrated Circuit (ASIC) synthesis.Drahtlose Kommunikation ist zu einem unverzichtbaren Bestandteil unseres Lebens geworden, und der Anspruch an einen höheren Durchsatz mit geringerem Energieverbrauch wächst ständig. Der ehrgeizige Durchsatz von 100 Gbit/s und mehr wird dank umfassender Fortschritte bei den Übertragungstechnologien und protokollen zu einem bescheidenen Ziel. Ein wichtiger Aspekt dieser Fortschritte betrifft die Kanalcodierungsverfahren und die Fähigkeit, Fehler am Empfänger zu erkennen und zu korrigieren. Berechnungen, die von solchen Methoden benötigt werden, werden im Allgemeinen komplizierter, da sie in ihrer Leistung leistungsfähiger werden. Dies ist eine große Herausforderung für Forscher, die versuchen, praktische Methoden zum Codieren und Decodieren von FEC Techniken zu entwickeln, die auf Szenarien mit hohem Durchsatz zugeschnitten sind. In dieser Arbeit konzentrieren wir uns auf QC-LDPC Codes mit hohem Durchsatz, da diese als eine der wichtigsten FEC Techniken für die beiden wichtigsten drahtlosen Technologien der nächsten Generation ausgewählt wurden, nämlich Wi-Fi 6 (IEEE 802.11ax) und 5G. Unser Ziel ist es, ein vollständiges Codierungs- und Decodierungsdesign für diese Codes zu entwickeln, um den Durchsatz von 100 Gbit/s bei erschwinglichem Stromverbrauch zu erreichen. Um dieses Ziel zu erreichen, untersuchen wir zunächst das geeignete Encoderdesign für diese Codes, das mit einer so hohen Datenrate bei relativ geringem Stromverbrauch verwendet werden kann. Anschließend schlagen wir einige neuartige Ideen zur Verbesserung der Decodierungsleistung und Komplexität von QC-LDPC Codes vor. Die vorgeschlagenen neuen Ideen ermöglichen gemeinsam einen Decoder, der mit 100 Gbit/s und einem Energieverbrauch von weniger als 1 pJ/b für einen Latin Squares QC LDPC Code betrieben werden kann. Alle vorgeschlagenen Methoden sind praktisch und implementierbar, und ihre Wirksamkeit wird entweder durch FPGA oder ASIC Synthese demonstriert