Fiabilité des oxydes de grille ultra-minces sous décharges électrostatiques dans les technologies CMOS fortement sub-microniques

Electrostatic Discharges (ESD) is a major reliability concern for semiconductor companies. To prevent the ICs from failures caused by ESD events, on-chip ESD protections concepts are implemented. With the down-scaling of the CMOS technologies, the boundary conditions defined by application and process is getting extremely challenging for the conception of robust protection elements. In this work the emerging issues of the thin oxide failures due to ESD is addressed. The work contributes also to the understanding of thin oxide dielectrics and device reliability degradation mechanisms under ESD events. A new characterization approach for thin gate oxides under short pulse stresses (down to 20 ns) is introduced; it allows complete modeling of the time-to-breakdown. An universal time-to-fail voltage power law acceleration is reported. This is an extremely important result for the ESD designs with regard to all kinds of ESD stress events. From the modeling package established in this work, a novel ESD development kit is described, aiming to improve the ESD robustness and reliability of products based on advanced sub-micron CMOS technologies.Les décharges électrostatiques (ESD) constituent un problème majeur de fiabilité pour les entreprises de semi-conducteurs. Pour enrayer les défauts générés par les ESD sur les circuits intégrés (ICs), des éléments de protection sont implantés directement dans les puces. La constante poussée de l'intégration des circuits a pour conséquence la réduction des dimensions des cellules technologiques élémentaires ainsi que l'accroissement du nombre d'applications supportées par les ICs. Les conditions restrictives imposées par les procédés technologiques et par la complexité croissante des systèmes entraînent un défi considérablement accru pour le développement de produits robustes aux ESD. Dans ce travail de recherche, le problème émergeant des défaillances des couches d'oxydes minces d'épaisseur Tox = 8 à 1.1nm sous contraintes ESD est adressé dans les technologies CMOS les plus avancées, par une contribution à la compréhension des mécanismes de dégradation de la fiabilité du diélectrique et des dispositifs sous contraintes ESD. Une nouvelle approche de caractérisation des oxydes minces sous des stress à pulses ultra-courts (20 ns) est décrite jusqu'à la modélisation complète de la dépendance temporelle du claquage du diélectrique. Basé sur un ensemble cohérent de modélisations, une nouvelle méthodologie est proposée pour ajuster la détermination de la fenêtre ESD de façon mieux adaptée aux intervalles de tension et d'épaisseur d'oxyde de grille pour l'ingénierie des concepts de protection. Ceci a permis d'améliorer la prise en compte des problèmes ESD pour une meilleure fiabilité et robustesse des produits conçus en technologies CMOS fortement sub-microniques vis-à-vis des décharges électrostatiques