Logic Design with Three-Level NAND Network

否定入力を含むAND OR2段のゲート回路をNANDゲート3段で構成する方法の改良を行った。NOT AND OR2段で構成する回路をNANDゲート3段で構成すると，3段目のゲートの出力を複数の2段目のNANDゲートの入力とすることができるので，ゲート数，入力線数，1ゲート当りのファンインを抑えることができる。さらに，論理回路のブロックをシングルレール構成とすることが可能となる。ここでは昨年度の修士論文で行われた研究のCPU時間の低減と，CMOS回路向きのAOゲートを使用した回路設計について考察する。Two valued logic functions can be realized in a three level NAND network with fewer number of connecting lines or gates than a NOT AND OR network with single railed inputs. We exploited a new design system (on FACOM M380Q OS IV /MSP FORTRAN77 V1 OL30) using bit patterned threelevel NAND data structure with bidirectionally linked lists. This new system could generate an approximate solution eleven times faster than the three level NAND network design system formerly developed in our laboratory. We also investigated realizing logic networks using compound AND OR gates that have the same propagation delay time as that of two level logic circuits. We could demonstrate designing logic networks with the compound AND OR gates reduce the total number of gates and connecting lines and propagation delay time