Process development of plasma etching for Si3N4 gate spacer for 3D architectured transistors production

L’étape de gravure des espaceurs de grille est de plus en plus exigeante avec la réduction de la longueur de grille des transistors CMOS. Des architectures 3D sont actuellement proposées pour améliorer leurs performances. De nombreuses contraintes doivent être respectée lors de la fabrication de ces architectures : un contrôle de la dimension critique, une faible consommation de Si constituant de la zone active, une absence de formation de pied au niveau du bas des espaceurs de grille mais aussi de la zone active. L’objectif de la thèse est de développer une nouvelle stratégie de gravure répondant à ces contraintes. Pour ce faire, les travaux ont porté dans un premier temps sur la compréhension des mécanismes de gravure du Si3N4 sélectivement au Si et au SiO2 dans une chimie à base de CH3F/O2/He avec ajout de SiCl4. Dans un second temps, un nouveau procédé de gravure cyclé a été développé pour pallier aux limitations d’une approche continue. La gravure consiste à alterner une chimie en CH3F/O2/He avec ajout de SiCl4 et une chimie en CH2F2/O2/CH4/He pour compléter la gravure des espaceurs de grille sur des architectures 3D. Après développement, nous démontrons que cette stratégie permet de dépasser l’état de l’art. La dimension critique des espaceurs est préservée tout en assurant, avec un nombre limité de cycles, l’élimination totale des espaceurs parasites. Enfin, des stratégies de gravure du matériau SiCOH dense par modification sur les premiers nanomètres ont montré des perspectives intéressantes pour ce type d’application.The gate spacers etching step is increasingly constrained with a reduction in the gate length of the CMOS transistors. 3D architectures are currently proposed to improve their performances. Several constraints must be respected during the manufacture of these architectures: a critical dimension control, a low consumption of Si constituting the active zone, an absence of foot formation at the bottom of the gate spacers but also of the active zone area. The objective of this thesis is to develop a new etching strategy responding to these constraints. These thesis works are therefore initially focused on understanding the etching mechanism of Si3N4 selectively with Si and SiO2 in a chemistry based on CH3F/O2/He with the addition of SiCl4. Secondly, a new cycled etching process was developed to overcome the limitations of a continuous approach. This etching approach consists of alternating a chemistry in CH3F/O2/He with the addition of SiCl4 and a chemistry in CH2F2/ O2/CH4/He to complete the gate spacers etching on 3D architectures. After development, we demonstrate that this strategy makes it possible to go beyond the state of the art. The critical dimension of the spacers is preserved, with a limited number of cycles, the total elimination of parasitic spacers. Finally, etching strategies for dense SiCOH material by modification on the first nanometers have shown interesting prospects for this type of application