Vérification formelle des systèmes numériques par démonstration de théorèmes: application aux composants cryptographiques

ISBN: 2-84813-087-3Due to the growing complexity of SoC, the verification became a very important aspect: 70-80% of the design cost is allocated to this task. More than 60% of the ASIC development projects have to be remade because of functional errors - 50% of the functional errors are at the module level. In the industry, verification is synonym with simulation – a natural verification method for the designers, but it does not guarantee the absence of the errors. An alternative is formal verification, which proves mathematically that a circuit satisfies a specification. In this thesis we are interested in deductive methods based on theorem proving. Theorem proving is generally used for the formal verification of high level or complex designs, as the size of data is not important. The inconvenient is that the model of the design is described directly in the logic of the tool, which makes the access to the technique very difficult for the designers. The goal of our work is to facilitate the introduction of such tools in the design flow. We propose an automatic method to translate a VHDL design to a semantic model based on recurrent equations on time, which can be the input to any theorem proving tool and we define a verification approach adapted to the model. To validate our proposal, we chose ACL2 as tool to verify a cryptographic library.A cause de la complexité croissante des systèmes sur puce (SoC), la vérification devient un aspect très important : 70 - 80% du coût de conception est alloué à cette tâche. Plus de 60% des projets de développement d'ASIC doivent être repris à cause des erreurs fonctionnelles, environ 50% des erreurs de conception étant situées au niveau du module. Dans le monde industriel, la vérification est souvent synonyme de simulation - une méthode de vérification naturelle pour les concepteurs, mais qui ne garantit pas l'absence d'erreurs. Une alternative est fournie par la vérification formelle qui prouve mathématiquement qu'un circuit satisfait une spécification. Dans cette thèse, on s'intéresse aux méthodes déductives basées sur la démonstration de théorèmes. La démonstration de théorèmes permet de vérifier formellement des descriptions matérielles de haut niveau et des systèmes réguliers ou très complexes, car la taille de données n'a plus d'importance. Par contre la modélisation de la description matérielle se fait directement en logique, ce qui rend l'accès difficile pour les concepteurs. Notre travail a pour but de faciliter l'introduction des outils de démonstration de théorèmes dans le flot de conception. Nous proposons une méthode automatique de traduction d'un circuit VHDL vers un modèle sémantique basé sur des équations récurrentes par rapport au temps qui peut être l'entrée de tout outil de démonstration de théorèmes et nous définissons une approche de vérification adaptée au modèle. Afin de valider notre proposition, nous avons choisi le démonstrateur ACL2 pour vérifier une bibliothèque de circuits de cryptographie