Analog-Digital Level Locked Loop

This work deals with the conception of an analog to digital loop locked on the input signal's value. This loop allows the quantification of a signal with a variable number of elementary cycles. Its application to analog to digital conversion constitutes a first step towards the creation of new analog to digital conversion architectures. The loop uses a local quantification scheme to take advantage of real signals inter-sample redundancy. Five quantification algorithms are presented. This allows the average number of conversion cycles per sample to be reduced with respect to the Successive Approximation Register (SAR) converter, for an equivalent electronic complexity. This gain in terms of average number of cycles per sample is converted into real benefits by the mean of three proposed conversion architectures. The first architecture is designed for low power and leads to consumption gains from 47% to 87% with respect to SAR converters. The second architecture is designed for speed and leads to an average number of cycles per sample as small as 1.06, which is comparable to a Flash converter. This speed is obtained thanks to 2 comparators only with respect to 255 comparators in the case of the Flash converter. The third architecture allows the creation of a continuous time bound of the signal value thanks to asynchronous logic. This representation allows the signal reconstruction at a better precision both in time and in dynamic.Ce travail présente la conception d'une boucle analogique numérique verrouillée sur l'amplitude du signal d'entrée. Cette boucle permet la quantification d'un échantillon en un nombre variable de cycles élémentaires. Son application à la conversion analogique numérique constitue un premier pas vers la création de nouvelles architectures de convertisseurs. La boucle repose sur une recherche locale du signal pour exploiter la redondance inter-échantillons des signaux réels. Cinq algorithmes de quantification sont présentés. Ce principe permet une réduction du nombre moyen de cycles de quantification par échantillon par rapport aux Convertisseurs à Approximations Successives (CAS), pour une complexité électronique équivalente. Ce gain en termes de nombre moyen de cycles par échantillon est converti en économie d'énergie ou en gain de vitesse par le biais de trois architectures de conversion proposées. La première architecture est conçue pour la basse consommation et conduit à des gains de consommation de 47% à 87% par rapport au CAS. La deuxième est conçue pour la vitesse. Les résultats montrent un nombre moyen de cycles de conversion par échantillon proche de 1 pour deux des trois signaux de test. Ces résultats sont comparables aux performances d'un convertisseur Flash et sont obtenus avec 2 comparateurs seulement par rapport aux 255 comparateurs d'un Flash équivalent. La troisième architecture est conçue pour la précision temporelle et dynamique. Elle repose sur la logique asynchrone et permet la construction d'une borne à temps continu du signal