Plateforme CAO pour le test de circuits mixtes

The growing complexity of modern chips poses challenging test problems due to the requirement for specialized test equipment and the involved lengthy test times. This is particularly true for heterogeneous chips that comprise digital, analogue, and RF blocks onto the same substrate. Many research efforts are currently under way in the mixed-signal test domain. Theses efforts concern optimization of tests at the production stage (e.g. off-line) or during the lifetime of the chip (on-line test). A promising research direction is the integration of additional circuitry on-chip, aiming to facilitate the test application (Design For Test) and/or to perform Built-In-Self-Test. The efficiency of such test techniques, both in terms of test accuracy and test cost, must be assessed during the design stage. However, there is an alarming lack of CAT tools, which are necessary, in order to facilitate the study of these techniques and, thereby, expedite their transfer into a production setting. In this thesis, we develop a CAT platform that can be used for the validation of analogue test techniques. The platform includes tools for fault modeling, injection and simulation, as well as tools for analogue test vector generation and optimization. A new statistical method is proposed and integrated into the platform, in order to assess the quality of test techniques during the design stage. This method aims to set the limits of the considered test criteria. Then, the different test metrics (as Fault coverage, Defect level or Yield loss) are evaluated under the presence of parametric and catastrophic faults. Some specific tests can be added to improve the structural fault coverage. The CAT platform is integrated in the Cadence design framework environment.La complexité croissante des puces microélectroniques pose de très importants problèmes de test, avec des coûts en forte augmentation dus principalement à l'utilisation d'équipements de test très sophistiqués et à des temps de test trop long. Ceci est particulièrement vrai dans le cas des puces mixtes, intégrant simultanément des parties numériques ainsi que des parties analogiques, mixtes ou RF. De nombreuses recherches sont en cours dans le domaine du test de circuits mixtes. Ces recherches concernent des techniques permettant l'optimisation du test lors de la production ou lors de l'utilisation des puces dans leur application finale (test en ligne ou hors ligne). Certaines de ces techniques permettent d'ajouter des circuits additionnels dans la puce pour faciliter le test (conception en vue du test) et même réaliser un auto-test. Cependant, elles doivent être évaluées lors de la conception afin d'estimer la qualité des tests proposés et évaluer les avantages économiques obtenus. Ceci nécessite l'utilisation d'outils de CAO orientés au test (CAT) qui se font rares et généralement non commercialisés en raison de leur nature académique, ce qui limite leur application, ainsi, leur utilisation. Dans le cadre de cette thèse, nous avons développé une plateforme de CAT permettant de valider les techniques de test analogique, incluant des outils de modélisation, d'injection et de simulation de fautes ainsi que des outils de génération et d'optimisation de vecteurs de test analogiques. Une nouvelle méthode statistique a été proposée afin d'évaluer la qualité d'une technique de test lors de la phase design. Cette technique permet de fixer les limites des critères de test considérés. Ensuite, les différentes métriques de test (telles que la Couverture de fautes, le Taux de défauts ou la Perte de Rendement) sont évaluées sous la présence de fautes paramétriques ou catastrophiques. Des tests spécifiques à la détection de fautes peuvent être ajoutés pour augmenter la Couverture de fautes. Cette plateforme de CAT est intégrée dans l'environnement de conception microélectronique Cadence