Analyse de défaillances de circuits VLSI par testeur à faisceau d'électrons

Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la localisation automatique de défauts sur des circuits a structure non connue a l'aide d'un testeur par faisceau d'électrons. La première partie décrit le problème du point de vue de l'analyste et conclut sur la nécessité de l'emploi des techniques de test sans contact et plus particulièrement du testeur par faisceau d'électrons. La seconde partie décrit la methode employée pour localiser une défaillance au sein d'un circuit intégré, fondée sur la comparaison de l'image en contraste de potentiel du circuit défaillant avec l'image d'un circuit identique réputé bon. Les problèmes lies a l'automatisation complète de la phase de comparaison sont ensuite détaillés et des solutions sont apportées. Les algorithmes de traitement des images sont décrits en détail; certains ayant été spécialement développés pour la nature spécifique des images de circuits intégrés (binarisation et corrélation par recherche des coins). La troisième partie décrit les deux phases expérimentales effectuées sur deux équipements différents et permet de montrer la faisabilité de la methode de comparaison et surtout la fiabilité du processus automatique. La dernière partie conclut par la nécessité de développer les applications informatisées autour de l'outil testeur par faisceau d'électron