Compilation de programmes VHDL en vue de l'évaluation de testabilité d'équipements digitaux

La complexité et le peu d'accessibilité des équipements numériques rend de plus en plus difficiles les taches de vérification et de dépannage de ces équipements. Pour pallier ces problèmes, des outils ont été définis pour traiter des niveaux de description élevés contournant ainsi la complexité intrinsèque des descriptions de bas niveau. Dans ce mémoire, nous nous sommes intéressés a la définition d'un outil d'analyse de testabilité qui permette de prendre en compte des circuits, cartes ou systèmes décrits en langage vhdl. L'objectif est de pouvoir traiter des équipements asynchrones décrits par leur comportement aussi bien que par leur hiérarchie. L'analyse de testabilité se base sur la représentation des transferts d'information et permet, d'une part de déterminer une spécification fonctionnelle du programme de test et, d'autre part, de calculer des mesures de testabilité exprimées par une mesure de contrôlabilité et une mesure d'observabilité. Dans cette thèse nous présentons, tout d'abord, la compilation de programmes vhdl comportementaux sous forme de modèles de transfert d'information. Nous définissons la notion de capacité d'information dynamique qui permet de calculer des mesures de testabilité significatives même dans une certaine classe de cycles séquentiels. Ici sont abordes les problèmes de simplification et d'optimisation des graphes déduits d'une description comportementale. Par le biais de la définition d'une bibliothèque nous avons apporte une solution au probleme de la concaténation de graphes de transfert d'information pour compiler les descriptions hiérarchiques. Des expérimentations sur des exemples réels de circuits ont montre que les optimisations apportent une accélération des traitements d'analyse de testabilité ainsi que la pertinence de ce type de modélisation pour cerner a priori les problèmes de tes