Utilisation de macro blocs en synthèse VHDL

Le contexte général de cette thèse se situe dans le domaine de la synthèse RTL (Register Transfer Level). Une spécification initiale en termes de transferts de registres décrite dans un langage de haut niveau (VHDL, Verilog) définit l'ordre des opérations. A partir de cette spécification, le système de synthèse RTL génère une description structurelle fonctionnellement équivalente interconnectant des portes de base et des macro blocs de la cible technologique. Le langage de description considéré ici est le langage VHDL standardisé par le groupe IEEE en 1987. Ce choix est justifié par une étude comparative entre différents langages. Les principales caractéristiques du langage VHDL ainsi que les améliorations apportées par la nouvelle norme de 1992 sont évoquées. Dans une seconde partie, les limitations du langage VHDL pour son utilisation en synthèse et le flot de conception à partir d'une spécification RTL sont présentés. Plusieurs modèles VHDL d'éléments simples et de macro blocs sont décrits pour la synthèse. Le flot général de conception utilisant ces macro blocs est analysé et détaillé pour deux cas pratiques: l'utilisation des générateurs XBLOX de Xilinx et ACTgen d'Actel dans le logiciel de synthèse ASYL+. La dernière partie s'attache plus précisément à la modélisation d'éléments de bibliothèques en vue de leur utilisation en synthèse. Un format de bibliothèque, permettant de décrire tout aussi bien des portes simples que des macro blocs, est défini. Le nouveau format de bibliothèque standard VITAL est analysé ainsi que ses perspectives d'utilisation en simulation et en synthèse. La norme LPM qui définit un ensemble d'éléments standards indépendants de la technologie est également présentée. Cette dernière partie a conduit à la définition d'un nouveau flot de synthèse unifié utilisant les macro blocs et à la mise en place de plusieurs optimisations basées sur la notion de dérivatio