Méthodologie statistique de modélisation pour l'optimisation de l'offre SRAM 'basse puissance'

The downscaling of device geometry towards its physical limits exacerbates the impact of the inevitable atomistic phenomena tied to matter granularity. In this context, many different variability sources raise and affect the electrical characteristics of the manufactured devices. The variability-aware design methodology has therefore become a popular research topic in the field of digital circuit design, since the increased number of transistors in the modern integrated circuits had led to a large statistical variability affecting dramatically circuit functionality. Static Random Access Memory (SRAM) circuits which are manufactured with the most aggressive design rules in a given technology node and contain billions of transistor, are severely impacted by the process variability which stands as the main obstacle for the further reduction of the bitcell area and of its minimum operating voltage. The reduction of the latter is a very important parameter for Low-Power design, which is one of the most popular research fields of our era. The optimization of SRAM bitcell design therefore has become a crucial task to guarantee the good functionality of the design at an industrial manufacturing level, in the same time answering to the high density and low power demands. However, the long time required by each new technology node process development means a long waiting time before obtaining silicon results, which is in cruel contrast with the fact that the design optimization has to be started as early as possible. An efficient SPICE characterization methodology for the minimum operating voltage of SRAM circuits is therefore a mandatory requirement for design optimization. This research work concentrates on the development of the new simulation methodologies for the modeling of the process variability in ultra-deep-submicron SRAMs, with the ultimate goal of a significantly accurate modeling of the minimum operating voltage Vmin. A particular interest is also carried on the time-dependent sub-class of the process variability, which appears as a change in the electrical characteristics of a given transistor during its operation and during its life-time. This research work has led to many publications and one patent application. The majority of findings are retained by STMicroelectronics SRAM development team for a further use in their design optimization flow.La miniaturisation des transistors vers ses ultimes limites physiques a exacerbé les effets négatifs qui sont liées à la granularité de la matière. Plusieurs nouvelles sources de variabilités affectent les transistors qui, bien qu'identiquement dessinés, montrent des caractéristiques électriques qui sont variables entre eux et entre différents moments de leur utilisation. Les circuits de mémoire SRAM, qui sont conçues avec des règles de dessin parmi le plus agressives et contiennent un nombre de transistors très élevé, sont menacés en particulier par ce phéomène de variabilité qui représente le plus grand obstacle non seulement pour la réduction de la surface d'un point mémoire SRAM, mais aussi pour la réduction de son tension d'alimentation. L'optimisation des circuits SRAM est devenue une tache cruciale afin de répondre à la fois aux demandes d'augmentation de densité et de la réduction de la consommation, donc une méthodologie statistique permettant de modéliser an amont l'impact de la variabilité à travers des simulations SPICE est devenue un besoin obligatoire. Les travaux de recherches présentés se concentrent sur le développement des nouvelles méthodologies pour la simulation des points mémoires sous l'impact de la variabilité, dans le but d'accomplir une modélisation précise de la tension d'alimentation minimale d'un SRAM quelques soit les conditions d'opérations. La variabilité dynamique liée au bruit RTS qui cause le changement des caractéristiques électrique des transistors au cours de leurs opérations est également étudiée avec un effort particulier de modélisation. Ce travail a donné lieu à de nombreuses publications internationales et à un brevet. Aujourd'hui cette méthodologie est retenue par STMicroelectronics et est utilisé dans la phase d'optimisation des plans mémoires SRAM