Estimation de la consommation basée sur les modèles de performance SystemC-TLM des systèmes d'interconnexion et de mémoire des SoC

The rapid pace of development in microelectronics enables the semiconductor industry to constantly surpass itself and to offer ever more innovative and complex products and technologies. The most modern areas of development, such as 5G, the Internet of Things (IoT) and automotive, rely on complex, high¬-performance, low-¬power designs. Unfortunately, this increased complexity often leads to higher power consumption and more challenging designs. In order to solve these problems and differentiate themselves in the market, System¬-on-Chip (SoC) manufacturers and engineers are putting tremendous effort into researching new development strategies. Numerous studies have shown that one of the key steps to take is to revisit the early stages of the design flow and, in particular, to integrate simulation-based modeling and verification at a higher level of abstraction. The early stages of product development are critical to avoiding costs, delays, and other unexpected problems. As a result, Hardware/Software (HW/SW) architectural exploration has become a key component of SoC modeling. In this thesis, we address this gap and present a framework for mixed performance and power estimation/management of SoCs using high¬-level SystemC/TLM2.0 functional models. Our methodology allows us to dynamically extract performance and power, while considering functional model activity, power management and reduction strategies, and memory system consumption. In this way, we can observe the impact of power management on performance and optimize the trade¬off between the two at the very beginning of the design flow. We address this shortcoming and present our first dynamic approach for mixed power/performance estimation applied to an NXP Intellectual Property (IP) interconnection subsystem used in i.MX8 SoC series. This modeling methodology uses the PwClkARCH library, which follows UPF semantics and enables power estimation and management. Its key point is that it maintains a strong separation between the functional code and the power intent description. There is no intrusive power¬-oriented code in the functional model, which simplifies architectural exploration, allows joint and separate reuse of behavioral and power models, and leads to more complete code and easier performance estimation.Le rythme rapide de développement de la microélectronique permet à l’industrie des semiconducteurs de se surpasser constamment et de proposer des produits et des technologies toujours plus innovants et complexes. Les domaines de développement les plus modernes, tels que la 5G, l’Internet des objets (IoT) et l’automobile, reposent sur des conceptions complexes, performantes et à faible consommation. Malheureusement, cette complexité accrue entraîne souvent une consommation d’énergie plus élevée et des conceptions plus difficiles. Afin de résoudre ces problèmes et de se différencier sur le marché, les fabricants et les ingénieurs de Systèmes sur Puce (SoC) déploient des efforts considérables pour rechercher de nouvelles stratégies de développement. De nombreuses études ont montré que l’une des mesures clés à prendre consiste à revoir les premières étapes du flot de conception et, en particulier, à intégrer la modélisation et la vérification basées sur la simulation à un niveau d’abstraction plus élevé. Les premières étapes du développement d’un produit sont essentielles pour éviter les surcoûts, les retards et autres problèmes inattendus. Par conséquent, l’exploration architecturale matérielle/logicielle (HW/SW) est devenue un élément clé de la modélisation des SoC. Dans cette thèse, nous comblons cette lacune et présentons un cadre pour l’estimation/ gestion mixte des performances et de la puissance des SoCs en utilisant des modèles fonctionnels SystemC/TLM2.0 de haut niveau. Notre méthodologie nous permet d’extraire dynamiquement la performance et la puissance, tout en considérant l’activité du modèle fonctionnel, les stratégies de gestion et de réduction de la puissance, et la consommation du système de mémoire. De cette façon, nous pouvons observer l’impact de la gestion de la puissance sur la performance et optimiser le compromis entre les deux au tout début du flot de conception. Nous abordons cette lacune et présentons notre première approche dynamique pour l’estimation mixte de la puissance et de la performance appliquée à un sous-système d’interconnexion de la Propriété Intellectuelle (IP) de NXP utilisé dans la série de SoC i.MX8. Cette méthodologie de modélisation utilise la bibliothèque PwClkARCH, qui suit la sémantique de UPF et permet l’estimation et la gestion de la puissance. Son point clé est qu’elle maintient une forte séparation entre le code fonctionnel et la description de l’intention de puissance. Il n’y a pas de code intrusif orienté puissance dans le modèle fonctionnel, ce qui simplifie l’exploration architecturale, permet une réutilisation conjointe et séparée des modèles comportementaux et de puissance, et conduit à un code plus complet et à une estimation plus facile des performances