Aumento de vida útil de circuitos integrados digitais com técnicas de detecção e correção de erros temporais in situ

Exportado OPUSMade available in DSpace on 2019-08-14T06:35:10Z (GMT). No. of bitstreams: 1 diss_final_andrei.pdf: 14136297 bytes, checksum: 2530e27f1ee8bc3360a50032cb23385c (MD5) Previous issue date: 9Avanços nos processos de fabricação de dispositivos microeletrônicos integrados levaram à miniaturização dos transistores de efeito de campo (FETs) à escala nanométrica. O tamanho reduzido desses elementos beneciou os sistemas computacionais com o aumento da velocidade de operação dos microprocessadores e possibilitou uma maior integração de funcionalidades. À medida que esses avanços entraram na região submicron, no entanto, os dispositivos microeletrônicospassaramaapresentarproblemasdeconabilidade.Ruídoseletromagnéticos, variações oriundas dos processos de fabricação e efeitos de degradação foram identicados como os principais agentes no aumento da susceptibilidade de circuitos integrados à falhas físicas. Na literatura, muitos trabalhos focam no aumento da conabilidade dos circuitos integrados através da inserção de elementos sequenciais capazes de detectar e corrigir erros in situ. Esses trabalhos, no entanto, apresentam técnicas que dependem da suspensão da máquina ou do clock de operação para realizar a recuperação de erros. O presente trabalho apresenta duas técnicas de detecção e correção de erros em circuitos sequenciaiscomplexosquenãoexigeminterrupçãodeoperação.AprimeiraéoEmpréstimo Seletivo de Tempo (Selective Time-borrowing), caracterizada pela realocação de tempo dos estágios menos congestionados do circuito para os caminhos lógicos mais críticos. A segunda foi desenvolvida para quando o empréstimo temporal não é possível, chamada Ativação de Caminho Alternativo (Alternative Path Activation). Essa técnica cria um processamento paralelo para recuperar o erro sem que tempo seja consumido de outros estágios sequenciais da máquina. Ambas são voltadas para o aumento do tempo de vida de circuitos integrados digitais ao focar primariamente nos efeitos de degradação. É proposto, também, um uxo de inserção automática dessas técnicas para ser utilizado durante o projeto de circuitos integrados. A validação das técnicas foram efetuadas com simulações em nível de transistores. Um processador ARM foi modicado com as técnicas propostas e enviado para fabricação em tecnologia de 130nm. Avaliações acerca da aplicabilidade das técnicas também foram feitas utilizando vários circuitos de teste do ISPD12. As técnicas propostas oferecem a possibilidade de aumentar a vida útil de circuitos integrados e prover maior conabilidade na era da computação ubíquaAdvances in the manufacturing processes of microelectronics devices led to an increase miniaturization of the Field Eect Transistors (FETs), reaching nanometer scale nowadays. The reduced size of such elements brought signicant increase to performance and functionality integration of computational systems. As these advances reach the submicron region, however, microelectronic devices begin to experience reliability issues during operation. Electromagnetic noise, fabrication process variations and aging eects have being identied as the main agents of integrated circuits increase susceptibility to physical failure. Many works in the literature focus in the reliability increase through the insertion of special sequential elements capable of in situ error detection and correction. These works, however, present techniques that require processing stall or clock frequency control in order to recover from such errors. The current work presents two techniques of error detection and correction for complex sequential circuits that do not require machine stalling to operate. The rst one is called Selective Time-Borrowing (EST). This technique operates through relocation of time between less constrained sequential stages in order to increase time margins for critical paths. The second one is directed to cases where no time margin is available for relocation, called Alternative Path Activation (APA). The APA uses parallel processing to recover from error without resorting to time-borrowing from other sequential stages. Both these techniques are directed at increasing digital integrated circuits reliability by targeting primarily aging eects. An automatic insertion ow to these techniques is proposed to be used on integrated circuits design. In order to validate the proposed techniques, transistor and logic level simulations were conducted with test circuits and ISPD12 benchmarks. The logic level simulations focus on insertion of the techniques on more complex circuits, assessing coverage and time margin gain. An ARMv2 processor was modied manufactured in 130nm technology in order to test both techniques in a real circuit. The proposed techniques oer the possibility to increase integrated circuits lifetime and reliability in the age of ubiquitous computin