In-situ aging sensor : integration methodology and its application in dynamic aging management

Dans les technologies avancées, la course à la haute performance ainsi que la limitation de contraintes de consommation de puissance obligent les designers à mettre en place des nouvelles solutions pour optimiser ces paramètres des circuits intégrés. Une solution possible serait l’adaptation dynamique de la tension d’alimentation (AVS) et éventuellement la fréquence de fonctionnement selon les conditions d’utilisations du circuit. Elle utiliserait des capteurs de violation de délai, nommés aussi moniteurs in-situ. En pratique, il s’agit d’un circuit qui détecte des pré-erreurs, c’est-à-dire des transitions d’un chemin de propagation qui arrivent près du font d’horloge. En se basant sur ces moniteurs de pré-erreurs, la tension pourrait être ajustée et ceci bien avant qu’une erreur se produise. Ainsi, la consommation est optimisée en exploitant les marges de tension inutilisées utilisées de façon traditionnelle dans le milieu industriel par la conception d’un circuit dans le pire cas de process, tension, et température.Ce travail effectué au sein de STMicroelectronics est développé sur quatre chapitres. Le premier chapitre présente les évolutions technologiques au sein de STMicroelectronics, la variabilité technologique, ainsi que les mécanismes de dégradation monotone de type Bias Temperature Instability (BTI) et sous injections de porteurs chauds (HCI), ou le vieillissement. Aussi, il aborde les impacts liés à ces mécanismes de dégradation, ainsi que les variations du procédé de fabrication, la tension et la température (PVT) sur le délai des portes et des chemins logiques. Le second chapitre est consacré d’une part à l’analyse de l’impact de diverses variations de type PVTs et du vieillissement sur un circuit numérique. D’autre part, le chapitre 2 présente également l’état d’art des moniteurs publiés dans la littérature, ainsi que la caractérisation du moniteur in-situ utilisés dans les circuits de test. Dans le troisième chapitre nous présentons d’abord la méthodologie d’insertion des moniteurs dans le flot de conception des circuits digitaux. Dans un second temps, nous présentons la méthodologie de choix des chemins critiques qui seront observés par des moniteurs, en se basant sur les délais des chemins obtenus par l’analyse statique temporelle (STA) avant et après vieillissement. Le quatrième chapitre présente des résultats expérimentaux des circuits contenant des moniteurs, fabriqués dans les technologies 45nm, 28LP, et 28FDSOI. Ces circuits sont testés dans différents conditions d’utilisations : tensions, températures et usages du circuit mettant en œuvre la capacité des moniteurs de faire face à ces types de variations. Une proposition de méthodologie d’adaptation des paramètres de fonctionnement du circuit tel que la tension d’alimentation y est aussi présentée.Increasing performance demands in advanced technology, together with limited energy budgets, force integrate circuit designers to think about new ways of saving power.One innovative way of doing so is presented in this work. The newly developed Adaptive Voltage Scaling (AVS) scheme tunes the supply voltage of digital circuits according to the present Process, Voltage and Temperature variations as well as Aging (PVTA). The key components of the proposed approach are in-situ delay monitors, detecting late but still non-erroneous signal transitions (pre-errors). Based on the measured pre-error rate, the voltage is adjusted with a low-overhead control unit connected to the on-chip voltage regulator. This way power consumption is optimized, by exploiting unused timing margin, produced by state-of-the-art worst-case designs.This work has been done in STMicroelectronics and has been developed over four chapters in order to integrate reliability progressively from devices to digital circuits: in the first chapter we are interested in technological developments that have been necessary from standard CMOS technologies (40LP, 28LP) to FDSOI technology for 28nm node as well as monotonic degradation mechanisms such as BTI and HCI. Then, the impact of these degradation mechanisms along with PVT on data-path timing is discussed. The second chapter summarizes the state-of-arts of in-situ monitors and shows the characterization results of three kinds of pre-error in-situ monitors. The third chapter looks first at the integration of in-situ monitor in the digital implementation flow. As a second step, a potential critical path selection algorithm is developed. This algorithm is based on sub-critical paths identified by Static Timing Analysis (STA) before and after aging. The fourth chapter exhibits the experimental results of digital circuits that contain in-situ monitors. These circuits are designed in 45nm, 28LP and 28FDSOI technology and tested under different PVTs along with workload conditions. The results demonstrate the robustness of in-situ monitor to cope with different kinds of variations. Also, the behavior of in-monitor using AVS scheme is shown