Modelagem de uma arquitetura RISC-V com aceleração por cache

Trabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2019.À medida que a diferença de desempenho entre os processadores e a memória continuam a aumentar, implementações de memórias cache são cada vez mais indispensáveis na tentativa de diminuir essa brecha. Nesse projeto, um modelo em VHDL da ISA RISC-V é implementado junto com uma cache mapeada diretamente. O objetivo é tentar otimizar o tempo de acesso e o tempo ocioso gasto pelo processador aguardando os níveis mais altos de memória, transferir dados. Além disso, avaliar o custo de elementos lógicos na implementação em uma FPGA, bem como o ganho de desempenho quando a implementação do RISC-V trabalha em conjunto com uma memória cache.As the performance gap between processors and main memory continues to widen, implementations of cache memories are needed to bridge the gap. In this project, a VHDL design of the RISC-V ISA is implemented along with a direct mapped cache looking to optimize the access time and idle time spent waiting for the upper levels of memory, transfer data. Also, to evaluate the cost of logic elements when loading it on an FPGA as well as the performance gain when the RISC-V implementation works with a cache