Exploration des architectures des systèmes embarqués dirigée par la fiabilité

Technological advances allow the production of increasingly complex electronic systems. Nevertheless, technology and voltage scaling increased dramatically the susceptibility of new devices not only to Single Bit Upsets(SBU), but also to Multiple Bit Upsets (MBU). In safety critical applications, it is mandatory to provide fault-tolerant systems, providing high reliability while responding to applications requirements. The problem of reliability is particularly expressed within the memory which represents more than 80% of systems on chips. To tackle this problem we propose a new memory reliability enhancement techniques called DPSR: Double Parity Single Redundancy, designed to answer SBU and MBU problematic. To evaluate our proposition we modify historically used simulation single fault injection model by adding memory monitoring and MBU injection and compare it to state of the art fault injection engines. Based on a thorough fault injection experiments, DPSR shows promising results. It detects and corrects more than 99.6% of encountered MBU and has a performance overhead of less than 3% in mean. Our fault injection methodology shows also promising results by discovering more than 11% of incorrect behavior after fault injection than the classical single bit random injection.Les avancées technologiques ont permis la production de systèmes électroniques de plus en plus complexes. A l’ombre de ces évolutions, la diminution de la taille des transistors ainsi que la diminution de tension ont dramatiquement impactés la sensibilité aux fautes de ces nouvelles plateformes électroniques. Leur susceptibilité aux fautes multiples a également été tout d’abord découverte puis augmentée. Dans les applications critiques, il est obligatoire de fournir des systèmes résistants aux fautes tout en conservant un comportement identique à celui attendu peu importe les conditions. Le problème de fiabilité est tout particulièrement exprimé dans la mémoire car elle représente aujourd’hui plus de 80% de la totalité de la surface des plateformes électroniques. Pour adresser ce problème de fiabilité, nous avons proposé dans nos trois ans de recherche une nouvelle technique améliorant la fiabilité appellée DPSR (Double Parity Single Redundancy traduit littéralement par Double Parité associée à une Simple Redondance). Cette technique est désignée tout particulièrement pour contrer les soucis de fautes simples et multiples. Pour évaluer notre technique, nous avons modifié les modèles permettant de faire des injections simples en y ajoutant des paramètres supplémentaires comme la surveillance de l’utilisation mémoire. Ce modèle a également été enrichi de la possibilité d’injecter des fautes multiples. Nous avons au cours de ces années de recherche comparé notre modèle aux modèles existants. Basé sur de longues expérimentations, notre technique DPSR a montré des résultats prometteurs avec plus de 99.6% de fautes mutiples corrigées et détectées en introduisant une perte de seulement 3% de performance. Notre modèle d’injection a également montré des résultats prometteurs en découvrant plus de 11% de comportements non désirés que si on utilisait une méthode d’injection de l’état de l’art