Dynamisk rekonfigurerbart digitalt filter

Denne masteroppgaven er et arbeid mot et system med et dynamisk rekonfigurerbart digitalt FIR-filter på FPGA. Filteret benytter konstantmultiplikatorer optimalisert med CSD-kode for lite areal og kort rekongureringstid samtidig som høy fleksibilitet. Filterstruktur og partisjoneringsalternativer for oppdeling i dynamisk og statisk design er analysert, det er sett på betydningen ved bruk av bussmakroer, og det er sett på muligheten for bruk av multiplikatormoduler med dynamisk størrelse for eventuelt å gjenbruke ledig logikk. Tre filtervarianter er simulert og syntetisert mot Virtex-4 på et testkort av typen Suzaku-V. Et FIR-filter på transponert form med individuelle delvis rekonfigurerbare konstantmultiplikatormoduler gir et godt utgangspunkt for videre arbeid. Arbeidet er en videreføring av prosjektoppgaven der det ble laget et program som genererer FIR-filtre og CSD-enkodede konstantmultiplikatorer i VHDL. Prosjektoppgaven ble skrevet i desember 2008