Implementação de sistema PLL para redes trifásicas baseado em filtro SOGI

Trabalho de conclusão de curso (graduação)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2018.A expansão da matriz eólica brasileira demanda técnicas robustas de sincronismo com a rede elétrica. Independentemente de quaisquer pertubações, espera-se que tais técnicas possam realizar a medida do ângulo de fase dessa rede. Os sistemas de controle responsáveis por essa medição são denominados Phase-Locked Loop (PLL). Este trabalho compara, por meio de simulações computacionais, duas topologias de PLL: o Synchronous Reference Frame (SRF- PLL) e o Dual Second Order Generalized Integrator (DSOGI-PLL). A maior adaptabilidade do DSOGI-PLL a pertubações na rede, como harmônicas e desequilíbrios de fase, é raticada. Em seguida, implementa-se o DSOGI-PLL na plataforma Arduino Due. É descrita a estrutura laboratorial necessária para converter um sinal de 127 Vrms para um valor de tensão aceito pelo microcontrolador. Utiliza-se, também, a transformação de Tustin e a transformada Z para a implementação digital das funções de transferência do DSOGI-PLL. O sistema é executado a uma taxa de amostragem de 2500 Hz e são obtidas, a partir da tensão trifásica de entrada: as componentes alfa e beta de sequência positiva, as componentes dq, do eixo de referência síncrono e o ângulo de fase.The growth of Brazil's wind power capacity demands strong synchronization techniques, able to track the phase angle of the grid voltage, despite any disturbances that may aect that grid. The control system responsible for that are called Phase-Locked Loop (PLL). Simulations are performed in order to compare two PLL topologies: The Synchronous Reference Frame (SRF-PLL) and the Dual Second Order Generalized Integrator (DSOGI-PLL). The latter shows a better performance, when facing grid disturbances, like harmonics and voltage unbalances. Later on, this work aims to implement the DSOGI-PLL on the electronic prototyping platform Arduino Due. It describes the structure needed to convert a 127 Vrms signal to a voltage level accepted by the board. Then, by means of the Tustin transformation and the Z transform, it implements the DSOGI-PLL digitally. Finally, the system runs with a 2500 Hz sample rate. The results obtained from the input voltage are: the alpha and beta positive sequence components, the dq components, from the synchronous reference frame and the phase angle