Modélisation des structures Métal-Oxyde-Semiconducteur (MOS) : Applications aux dispositifs mémoires

Our study concerns the modeling of MOS devices affected by defects which deteriorate their electric properties and consequently those of the memory devices. A great importance is given to the knowledge of the phenomena induced by the miniaturization of the capacity and transistor MOS which compose the memories. Our models, based on various studies of these subjects, represent new analysis tools geared to basic models in order to describe the complex operations of the memory devices. After a review of the symbols and basic equations used for MOS capacitors and MOS transistors, we summarize the memory history up to the use of dots. The second part of our work describes various MOS capacitor modeling developed in presence of parasitic effects such as poly-depletion of the gate, non uniformity of the substrate doping, non uniformity of the oxide layer, and the oxide fixed charges. From these models, we come up with a method to determine the repartition of the charges generated within the oxide layer after electrical stress and an analysis of the charge origin. The third part is devoted to MOS transistor modeling based on a segmented approach. This was applied to the series resistance study and the doping (gate and substrate) modeling, then extended to the modeling of ultra-thin insulator transistors. First, we present the modifications of MOS transistor IDS(VGS, VDS) characteristics induced by these non uniformities. Then, we use our models for the silicon nanocristal memories. We propose a model of charge storage in the dots close to the drain which enabled us to develop a model simulating writing operation of these memories. The electric characterizations of these structures with discrete traps are also analyzed by using the same models.Nos travaux concernent la modélisation des structures MOS affectées par des défauts qui détériorent leurs propriétés électriques et par conséquent celles des dispositifs mémoires. Nous avons attaché une grande importance à la compréhension des phénomènes liés à la miniaturisation de la capacité et du transistor MOS qui sont les composants électroniques élémentaires des mémoires. Nos modèles basés sur de nombreuses études réalisées sur ces sujets, représentent de nouveaux outils d'analyses pour créer les modèles de base décrivant le fonctionnement plus complexe des dispositifs mémoires. Après un rappel des notations et des équations de base utilisées pour les capacités MOS et les transistors MOS, nous retraçons l'évolution des dispositifs mémoires jusqu'aux mémoires à nanocristaux. Dans une deuxième partie de notre travail, nous décrivons les différentes modélisations de la capacité MOS développées en fonction de l'effet parasite considéré : la poly-désertion de la grille, la non uniformité du dopage du substrat, de l‘épaisseur d'oxyde et des charges fixes présentes dans la couche d'isolant. Nous avons ainsi pu proposer une méthode de détermination de la répartition de la charge générée dans l'oxyde par des stress électriques ainsi qu'une analyse de l'origine de ces charges. La troisième partie est consacrée aux modélisations du transistor MOS basées sur une approche segmentée. Celle-ci a été appliquée à l'étude des résistances séries et aux modélisations des dopages (grille et substrat), puis étendue à la modélisation des transistors à isolants ultra-minces. Nous présentons notamment les modifications de la caractéristique IDS(VGS,VDS) du transistor MOS induites par les non uniformités énumérées ci-dessus. Enfin, nous appliquons nos modèles aux mémoires à nanocristaux de silicium. Nous proposons une modélisation de la charge localisée dans les nodules proches du drain, ce qui nous a permis de développer un modèle simulant l'opération d'écriture de ces mémoires. Les caractérisations électriques de ces structures à piégeages discrets sont également analysées à l'aide de nos modèles